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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2007.4
- 수록면
- 201 - 206 (6page)
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본 논문에서는 NoC(Network-on Chip) 구조로 구현된 core-based 시스템에 대한 효율적인 저전력 테스트 방법을 제안한다. NoC의 라우터 채널로 전송되는 테스트 데이터의 전력소모를 줄이기 위해서 스캔 벡터들을 채널 폭만큼의 길이를 갖는 flit으로 분할하고 flit간 천이율(switching rate)이 최소화 되도록 don’t care 입력을 할당하였다. ISCAS 89 벤치마크에 대하여 실험을 한 결과， 제안된 방법은 약 35%의 전력 감소를 나타내었다.
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참고문헌 (8)
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1. [학술지(정기간행물)] - L. Benini / 2002 / Network on Chips : a New SOC Paradigm / IEEE Computer
2. [학술대회논문] - C.A. Zeferino / 2002 / A Study on Communication Issues for Systems-on- Chip / In Symposium on Integrated Circutis and Systems Design : 121 ~ 126
3. [학술대회논문] - E.cota / 2003 / The impact of NoC reuse on the testing of core-based systems / Proc. of the 21st IEEE VLSI Test Symposium
4. [학술대회논문] - E.cota / 2003 / Power- aware noc reuse on the testing of core-based systems / International Test Conference
5. [단행본] - J. Duato / 1997 / Interconnection Networks : an Engineering Approach / IEEE Computer Society Press
2. [학술대회논문] - C.A. Zeferino / 2002 / A Study on Communication Issues for Systems-on- Chip / In Symposium on Integrated Circutis and Systems Design : 121 ~ 126
3. [학술대회논문] - E.cota / 2003 / The impact of NoC reuse on the testing of core-based systems / Proc. of the 21st IEEE VLSI Test Symposium
4. [학술대회논문] - E.cota / 2003 / Power- aware noc reuse on the testing of core-based systems / International Test Conference
5. [단행본] - J. Duato / 1997 / Interconnection Networks : an Engineering Approach / IEEE Computer Society Press
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