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All - synthesizable ADPLL을 위한 PVT 변화에 둔감한 Time to Digital Converter
대한전자공학회 학술대회
2020 .11
버니어타입 TDC를 이용한 4.0 – 5.9 GHz 영역대에서의 ADPLL 설계
대한전자공학회 학술대회
2016 .11
3.8 – 5.7 GHz 대역의 빠른 고정과 작은 지터값을 위해 증폭 조절기를 이용한 ADPLL
대한전자공학회 학술대회
2016 .11
Analysis of Delta-Sigma Modulators to Reduce Oscillator Quantization Noise in All-digital PLL
대한전자공학회 학술대회
2022 .06
BBPD를 이용하여 4.1 . 5.6 GHz 대역의 빠른 고정과 작은 지터값을 갖는 ADPLL 설계
대한전자공학회 학술대회
2017 .06
A 3.8 – 5.7 GHz Wide locking range ADPLL using Gain controller for fast locking and low jitter
대한전자공학회 학술대회
2017 .01
A 4.0 – 5.9 GHz ADPLL Design using a 1-step Vernier TDC
대한전자공학회 학술대회
2017 .01
1-step 버니어타입 TDC와 BBPFD를 이용한 0.7 – 1.2 GHz 영역대에서의 Fractional ADPLL 설계
대한전자공학회 학술대회
2017 .06
시간-디지털 변환기를 이용한 ADPLL의 잡음 개선에 대한 연구
전자공학회논문지
2015 .02
위상 변환 구조를 이용하여 빠른 고정 시간을 갖는 디지털 위상 고정 루프 설계
대한전자공학회 학술대회
2017 .11
Fast Single-Phase All Digital Phase-Locked Loop for Grid Synchronization under Distorted Grid Conditions
JOURNAL OF POWER ELECTRONICS
2018 .09
Selecting a Synthesizable RISC-V Processor Core for Low-cost Hardware Devices
JIPS(Journal of Information Processing Systems)
2019 .01
MBus : A Fully Synthesizable Low-power Portable Interconnect Bus for Millimeter-scale Sensor Systems
JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE
2016 .12
12.2 GHz All-digital PLL with Pattern Memorizing Cells for Low Power/low Jitter using 65 nm CMOS Process
JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE
2021 .04
Core-A: A 32-bit Synthesizable Processor Core
IEIE Transactions on Smart Processing & Computing
2015 .04
레지스터 전달 수준 설계단계에서 사전 클럭트리합성 가능여부 판단을 위한 경량화된 클럭트리 재구성 방법
한국정보통신학회논문지
2022 .10
내가 살고 싶은 집, 좋은 설계에서 나온다!
전원주택라이프
2015 .10
합성부재의 수평전단설계에 대한 고찰
한국콘크리트학회 학술대회 논문집
2016 .05
합성가스내 CO 활용기술 및 동향
한국에너지기후변화학회 학술대회
2016 .05
전자파 적합성을 고려한 자동차 반도체 설계
전자공학회지
2019 .01
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