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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.18 No.5
- 발행연도
- 2018.10
- 수록면
- 560 - 567 (8page)
- DOI
- 10.5573/JSTS.2018.18.5.560
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In this paper, a novel parallel encoding and decoding method is proposed, which uses concatenated polar-cyclic redundancy check (polar- CRC) codes for high throughput polar decoder implementation. When compared to previous works, the proposed method considerably reduces latency and improves throughput. A parallel concatenated polar-CRC decoder architecture based on the proposed method is presented and synthesized using 65-nm CMOS process technology. Synthesis results show that the proposed architecture has 4.9 times the data throughput and 4.5 times the hardware efficiency of conventional SC polar decoder architecture.
목차
Abstract
I. INTRODUCTION
II. POLAR CODE
III. PROPOSED PARALLEL CONCATENATED POLAR-CRC CODES AND ARCHITECTURES
IV. IMPLEMENTATION RESULTS AND COMPARISON
V. CONCLUSIONS
REFERENCES
참고문헌 (9)
참고문헌 신청
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