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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.20 No.2
- 발행연도
- 2020.4
- 수록면
- 145 - 150 (6page)
- DOI
- 10.5573/JSTS.2020.20.2.145
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This paper proposes a one transistor dynamic random access memory (1T DRAM) with localized partial insulator (LPI) to increase data retention time. Proposed 1T DRAM cell is based on twin gate tunneling field effect transistor (TGTFET) and has improved retention characteristics with LPI. The LPI inhibit stored carrier movement with high energy barrier. Key process sequence is suggested and device optimizations with parameter variation are also investigated with device simulation. As the barrier length increases, retention characteristics can be improved but also it causes a decrease in the read 1 current. An increase in LPI length within the appropriate range is required in the proposed 1T DRAM.
목차
Abstract
I. INTRODUCTION
II. DEVICE STRUCTURE
III. RESULTS AND DISCUSSIONS
IV. CONCLUSION
REFERENCES
참고문헌 (7)
참고문헌 신청
J.-T. Lin, H.-H. Lin, Y.-J. Chen, C.-Y. Yu, A. Kranti, C.-C. Lin and W.- H. Lee “Vertical Transistor With n-Bridge and Body on Gate for LowPower 1T-DRAM Application,” in IEEE Trans. On Electron Devices, Vol. 64 No. 12, pp. 4937- 4945, Dec., 2017.
M. H. R. Ansari, N. Navlakha, J.-T. Lin, and A. Kranti, “Doping dependent assessment of accumulation mode and junctionless FET for 1T DRAM,” IEEE Trans. Electron Devices, Vol. 65, No. 3, pp. 1205-1210, Mar., 2018.
M. H. R. Ansari, N. Navlakha, J.-T. Lin, and A. Kranti, “High retention with n-oxide-p junctionless architecture for 1T DRAM,” IEEE Electron Device Lett., Vol. 65, No. 7, pp. 2797-2803, Jul., 2018.
M. S. Parihar, K. H. Lee, H. El Dirani, C. Navarro, J. Lacord, S. Martinie, J.-C. Barbe, P. Fonteneau, P. Galy, C. Le Royer, X. Mescot, F. Gamiz, B. Cheng, A. Asenov, Y. Taur, M. Bawedin, and S. Cristoloveanu, “Low-power Z2-FET capacitorless 1T-DRAM,” in Proc. IEEE Int. Memory Workshop (IMW), pp. 1-4, May., 2017.
F. Gamiz, N. Rodriguez, C. Marquez, C. Navarro, and S. Cristoloveanu, “A2RAM: Low-power 1TDRAM memory cells compatible with planar and 3D SOI substrates,” in Proc. IEEE Int. Memory Workshop (IMW), pp. 1-4, Oct., 2014.
M. H. R. Ansari, N. Navlakha, J.-T. Lin, and A. Kranti, “Doping dependent assessment of accumulation mode and junctionless FET for 1T DRAM,” IEEE Trans. Electron Devices, Vol. 65, No. 3, pp. 1205-1210, Mar., 2018.
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