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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2023.6
- 수록면
- 286 - 289 (4page)
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The use of vertically oriented 2D materials has been demonstrated for three-dimensional electronic applications. In this study, graphene was transferred along the sidewall of a dielectric. It is ossible to further scale down the channel length of the 2D material by engineering the deposited thickness of the atomic layer deposition (ALD) dielectric layer. The process integration of the proposed 2D material vertical transistor resembles that of currently commercialized transistor architecture, with a design rule of less than 20nm, implying practical usage of this form for 3D advanced FET applications.
목차
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 결론 및 향후 연구 방향
참고문헌
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