내장형 합성곱 신경망 시스템을 위한 FPGA 기반 합성곱 연산 가속기 설계

홍언표; 최강아; 주지훈

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자료유형: 학술대회자료

저자정보: 홍언표 (국방과학연구소) 최강아 (국방과학연구소) 주지훈 (국방과학연구소)

저널정보: 대한전자공학회 대한전자공학회 학술대회 2024년도 대한전자공학회 하계학술대회 논문집

발행연도: 2024.6

수록면: 1,768 - 1,771 (4page)

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This paper presents both 1×1 and 3×3 convolution accelerators for convolutional neural networks. Both the 1×1 convolution accelerator and the 3×3 convolution accelerator process 16 input channels and 1 output channel per unit time. The 1×1 convolution accelerator processes 18 pixels, while the 3×3 convolution accelerator processes 2 pixels. These two accelerators are designed with an identical structure, allowing the simultaneous utilization of multipliers and adders. The designed convolution accelerator utilizes a total of 288 multipliers and 286 adders, along with 2W+9 registers for the width W of the feature map.

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