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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 저널정보
- 한국정보통신학회 INTERNATIONAL CONFERENCE ON FUTURE INFORMATION & COMMUNICATION ENGINEERING 2024 INTERNATIONAL CONFERENCE ON FUTURE INFORMATION & COMMUNICATION ENGINEERING Vo.15 No.1
- 발행연도
- 2024.1
- 수록면
- 202 - 206 (5page)
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RV32IC is 32-bit RISC-V instruction specification which can support 10bit compressed instruction set with 32-bit normal instructions. In this paper we designed an efficient instruction fetch and schedule unit (IFSU) used in RISC-V. The IFSU unit uses prefetch buffering scheme and consists of a 16-bit prefetch buffer register, 32-bit instruction register and state control circuit. The SCPI (scheduling clock per instruction) metric of IFSU unit is about 1.2, assuming that five states of control state machine in IFSU unit have equal probability. We designed RISC-V processor with the proposed IFSU unit in Verilog HDL and verified its behavior using Modelsim simulator. Because the designed IFSU has small hardware without cache memory and on-chip FIFO memory, it can be efficiently applied to RISC-V processor with RV32IC specification.
목차
Abstract
Ⅰ. INTRODUCTION
Ⅱ. RV321C Instruction format of RISC-V
Ⅲ. DESIGN OF INSTRUCTION FETCH AND SCHEDULE UNIT
Ⅳ. EVALUATIONS AND CONCLUSIONS
REFERENCES
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