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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2019.1
- 수록면
- 239 - 245 (7page)
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RISC-V는 프로세서의 혁신을 위하여 개방형 표준 협력을 통하여 개발된 무료이며 개방된 명령어집합 아키텍처 프로세서이다. 산업체와 학계의 협동으로 태동한 RISC-V는 프로세서 구조에 새로운 수준의 하드웨어 및 소프트웨어의 자유를 가져다주면서 확장 가능하기 때문에, 향후 50 년의 컴퓨터 설계와 혁신에 견인차 역할을 할 것으로 기대된다. 본 논문에서는 RISC-V가 개발되고 도입됨에 따라, 산술논리, 메모리, 분기, 제어 및 상태레지스터, 환경호출 및 중단점으로 구성된 명령어 아키텍처를 고찰하고 특징을 살펴보았다. 또한 Verilog를 이용하여 설계된 RISC-V 프로세서를 ModelSim으로 모의실행하고 Quartus-II로 합성한 결과, RISC-V의 38 개 명령어를 성공적으로 수행할 수 있었다.
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Andrew Waterman / 2011 / The RISC-V Instruction Set Manual, Volume I:Base User-Level ISA
Andrew Waterman / 2013 / The RISC-V Instruction Set / Poster at the Symposium on High Performance Chips
Andrew Waterman / 2014 / The RISC-V Instruction Set Manual, Volume I:User-Level ISA Version 2.0
Krste Asanovic / 2014 / Instruction Sets Should Be Free: The Case For RISC-V
Yunsup Lee / 2014 / A 45nm 1.3GHz 16.7 Double-Precision GFLOPS/W RISC-V Processor with Vector Accelerators / European Solid-State Circuits Conference (ESSCIRC-2014)
Andrew Waterman / 2013 / The RISC-V Instruction Set / Poster at the Symposium on High Performance Chips
Andrew Waterman / 2014 / The RISC-V Instruction Set Manual, Volume I:User-Level ISA Version 2.0
Krste Asanovic / 2014 / Instruction Sets Should Be Free: The Case For RISC-V
Yunsup Lee / 2014 / A 45nm 1.3GHz 16.7 Double-Precision GFLOPS/W RISC-V Processor with Vector Accelerators / European Solid-State Circuits Conference (ESSCIRC-2014)
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