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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2024.11
- 수록면
- 100 - 103 (4page)
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This paper proposes a structure for VTG transistors using vertical channel transistors with a read transistor, adding a compensation capacitor to the channel section. By increasing the capacitance of the DRAM cell itself through the compensation capacitor, the retention characteristics can be improved. The enhanced retention characteristics allow for maintaining higher inference accuracy depending on the presence of the compensation capacitor over the same period.
목차
Abstract
I. 서론
II. 본론
Ⅲ. Simulator를 이용한 inference accuracy 검증 결과
Ⅳ. 결론 및 향후 연구 방향
참고문헌
참고문헌 (0)
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