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논문 기본 정보

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학술대회자료
저자정보
김효섭 (충남대학교) 창동진 (충남대학교)
저널정보
대한전자공학회 대한전자공학회 학술대회 2024년도 대한전자공학회 추계학술대회 논문집
발행연도
2024.11
수록면
263 - 267 (5page)

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This paper proposes a high-speed 10-bit 400MS/s pipelined successive-approximation-register (SAR) type analog-to-digital converter (ADC). The proposed ADC architecture comprises two stages: Stage 1 is composed of a 4-bit SAR ADC with a non-binary capacitor digital-to-analog converter (CDAC) utilizes a Flash ADC for the upper 3 bits. After 4-bit conversion, Stage 1 amplifies the residue in CDAC to Stage 2. Then, Stage 2 determines 6-bit with non-binary SAR operation, which achieves an overall resolution of 10-bit ADC with pipelining operation. The proposed ADC has implemented 28nm CMOS process under 1-V supply with 4.5GHz internal clock. Through the proposed pipelined architecture, 409MS/s conversion rate is achieved with 9.5 effective number of bits(ENOB) at Nyquist input with 0.7mW power consumption in the pre-layout simulation resulting in 4.6-fJ/conv-stop FoM.

목차

Abstract
I. 서론
II. 본론
III. 구현
Ⅳ. 결론 및 향후 연구 방향
참조 문헌

참고문헌 (0)

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