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논문 기본 정보

자료유형
학술저널
저자정보
오승환 (서울과학기술대학교 지능형반도체공학과) 홍슬기 (서울과학기술대학교 지능형반도체공학과)
저널정보
한국마이크로전자및패키징학회 마이크로전자 및 패키징학회지 마이크로전자 및 패키징학회지 제31권 제3호
발행연도
2024.9
수록면
38 - 41 (4page)

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반도체 제조에서 정렬 공정은 모든 제조 공정의 기본이며, 정렬 오차는 필연적으로 발생한다. 정렬 오차는 저항 증가, 신호 지연, 열화 등의 문제를 유발할 수 있다. 본 연구에서는 금속 배선 및 본딩 구조에서 정렬 오차가 발생할때 접합면의 전기적 특성 변화에 대해 체계적으로 분석하였다. 연구 결과, 접합면의 모서리 부분에 전류 밀도가 집중되고, 특히 경계면 가운데 부분의 전류 밀도가 취약한 것을 확인할 수 있었다. 정렬 오차가 증가함에 따라 전류 경로가 재분배되어 기존에 전류가 집중되었던 특정 부분이 사라지고 접촉 면적이 증가하는 효과가 나타나, 특정 취약 부분의 저항이 감소하는 현상이 관찰되었다. 이러한 결과를 통해 본딩 접합면의 취약한 부분을 제거할 수 있는 구조적 개선 방안이 제시된다면, 기존 배선보다 저항 성능이 크게 향상된 배선을 구현할 수 있음을 시사한다. 본 연구는 정렬 오차가 전기적 특성에 미치는 영향을 명확히 규명함으로써, 반도체 소자의 전기적 성능을 최적화하고 제조 공정의 효율성을 높이는 데 중요한 기여를 할 것으로 기대된다.
#Bonding #Current density #Bonding interface #Contact resistance #Misalignment #Metal interconnects

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