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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 김소영
- 발행연도
- 2014
- 저작권
- 성균관대학교 논문은 저작권에 의해 보호받습니다.
이용수6
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본 논문에서는 3차원 소자 시뮬레이터인 Sentaurus를 사용하여, spacer 및 selective epitaxial growth (SEG) 구조 등 공정적 요소를 고려한 22 nm 급 FinFET 구조에서 레이아웃에 따른 DC 및 AC 특성을 추출하여 아날로그 성능을 평가하고 개선 방법을 제안한다. Fin이 1개인 FinFET에서 spacer 및 SEG 구조를 고려할 경우 구동전류는 증가하지만 아날로그 성능지표인 unity gain frequency는 total gate capacitance가 dominant하게 영향을 주기 때문에 동작 전압 영역에서 약 19.4 % 저하되는 것을 알 수 있었다. 구동전류가 큰 소자인 multi-fin FinFET에서 공정적 요소를 고려하지 않을 경우, 1-finger 구조를 2-finger로 바꾸면 아날로그 성능이 약 10 % 정도 개선되는 것으로 보이나, 공정적 요소를 고려 할 경우 multi-finger 구조의 게이트 연결방식을 최적화 및 gate 구조를 최적화 해야만 이상적인 아날로그 성능을 얻을 수 있다.
목차
제1장 서론 1제2장 배경이론 42-1 FinFET의 특성 및 구조 연구의 필요성 42-2 FinFET의 fin 개수에 대한 특성 분석 92-3 상위 metal interconnect 구조 분석 132-4 용어설명 15제3장 공정 요소를 고려한 FinFET 구조 분석 193-1 공정 요소를 고려한 single(1-fin) FinFET 구조 분석 193-2 표준 구조와 공정 요소를 고려한 1-finger & 2-finger FinFET 구조 분석 253-3 Gate 구조에 따른 FinFET 특성 분석 30제4장 결론 34참고문헌 37부록 41Abstract 45
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