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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 전정훈
- 발행연도
- 2015
- 저작권
- 성균관대학교 논문은 저작권에 의해 보호받습니다.
이용수1
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CIS 인터페이스를 설계할 때에는 CIS 내부 pixel의 열화작용을 방지하기 위해 pixel과 인접한 송신기를 저전력 구조로 설계한다. 또한 다중채널을 이용하여 CIS 출력 데이터의 transition density특성을 활용하고 공통된 블록을 공유함으로써 전력 소모를 최소화한다. 본 논문에서는 CIS 인터페이스를 위한 수신기를 제안하며 수신기 설계에 있어 고려해야 할 사항을 다룬다. 두 채널은 각각 CTLE(Continuous Time Linear Equalizer)를 포함하며 샘플러, 병렬 변환기 그리고 clocking 회로로 구성되어 있다. Clocking 회로는 PLL, PI, CDR을 포함한다. CDR은 PI 기반이며 OSPD(Over Sampling Phase Detector)와 FSM(Finite State Machine)을 추가하여 빠른 락 소요 시간과 지연 시간, 향상된 jitter tolerance를 갖도록 하였다. CTLE는 3 GHz에서 ?6 dB 손실을 갖는 채널의 ISI(Inter Symbol Interference)를 제거하며 CDR은 8000 ppm 이하의 주파수 오프셋에 대해 1 baud period 이내의 빠른 락 소요 시간을 갖는다. 65 nm CMOS 공정을 이용하여 설계하였으며 eye diagram에서 최소 368 mV의 전압 마진과 0.93 UI의 시간 마진을 갖는다.
목차
목차 2표 목차 3그림 목차 3제 1 장 서 론 61.1 연구의 배경 61.2 논문의 구성 9제 2 장 Serial Link 102.1 Serial Link의 목적 및 구성 102.2 Serial Link의 구조 11제 3 장 Receiver Architecture 153.1 Rx Front End 153.2 Equalizer 173.3 Sampler 203.4 Deserializer 223.5 CDR 22제 4 장 Receiver for CIS 254.1 CIS 데이터 특성 254.2 송신기 및 수신기의 구성 274.3 수신기의 전체 구성 294.4 수신기 내부 블록 304.5 Digital CDR 334.6 Simulation Results 38제 5 장 부록 43참고문헌 46Abstract 48
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