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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 윤광섭
- 발행연도
- 2016
- 저작권
- 인하대학교 논문은 저작권에 의해 보호받습니다.
이용수7
이 논문의 연구 히스토리 (4)
2016
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본 논문에서는 파킨슨병을 예방하기 위한 뉴런신호의 정보를 얻어내는 생체 신호 처리용 ADC (Analog to Digital Converter)를 설계하였다. 체내에 삽입을 해야 하기 때문에 저 전력 회로가 필요하고, 따라서 SAR (Successive Approximation Register) ADC로 선택하여 설계하였다. 또한, 잡음이 있는 생체신호를 처리하기 위해 고해상도에서 활용할 수 있는 C-DAC (Capacitor Digital to Analog Capacitor) Array내 선형성을 향상시킨 10비트 SAR ADC를 설계하게 되었다.
제안된 SAR ADC는 MSB (Most Significant Bit)단 4분할을 통해 오프셋을 줄이고 선형성을 확보하여 일반적인 SAR ADC보다 해상도를 증가시켰다. MSB단이 아날로그 입력을 샘플링하는 블록이기 때문에 초기 값을 보다 정교하게 받아드리는 원리를 통해 해상도를 확보하였다. Pre-Amp를 사용하지 않은 Dynamic Latched 비교기를 사용하여 저 전력의 우수한 장점을 이끌어 내고, 동작속도를 확보하였다. 또한, C-DAC에서 Split 커패시터를 사용하여 면적을 최소화하고, 전력 효율을 상승시켰다. POR(Power On Reset) 회로를 분주회로 구조로 개선하여, 기존 회로에서의 불안정성을 확보하였다.
제안된 10비트 SAR ADC는 Magna CMOS 1 Poly 6 Metal 공정을 사용하여 제작하였으며, 설계 면적은 을 차지하여 설계하였다. 모의실험 결과는 아날로그, 디지털 공급전압 에서 동작하고, 의 기준전압 를 갖고, 아날로그 입력 전압의 범위는 의 풀 스케일의 입력 범위에서 동작한다. 측정 시 의 아날로그 정현파를 입력주파수, 의 샘플링 주파수를 갖는다. 은 , 은 , 은 의 성능을 보였다. 총 전력소모는 를 나타내었고, (Figure of Merit)은 의 결과를 확인하여, 생체신호를 측정하는 저전력 ADC로 활용될 수 있을 것으로 예상된다.
제안된 SAR ADC는 MSB (Most Significant Bit)단 4분할을 통해 오프셋을 줄이고 선형성을 확보하여 일반적인 SAR ADC보다 해상도를 증가시켰다. MSB단이 아날로그 입력을 샘플링하는 블록이기 때문에 초기 값을 보다 정교하게 받아드리는 원리를 통해 해상도를 확보하였다. Pre-Amp를 사용하지 않은 Dynamic Latched 비교기를 사용하여 저 전력의 우수한 장점을 이끌어 내고, 동작속도를 확보하였다. 또한, C-DAC에서 Split 커패시터를 사용하여 면적을 최소화하고, 전력 효율을 상승시켰다. POR(Power On Reset) 회로를 분주회로 구조로 개선하여, 기존 회로에서의 불안정성을 확보하였다.
제안된 10비트 SAR ADC는 Magna CMOS 1 Poly 6 Metal 공정을 사용하여 제작하였으며, 설계 면적은 을 차지하여 설계하였다. 모의실험 결과는 아날로그, 디지털 공급전압 에서 동작하고, 의 기준전압 를 갖고, 아날로그 입력 전압의 범위는 의 풀 스케일의 입력 범위에서 동작한다. 측정 시 의 아날로그 정현파를 입력주파수, 의 샘플링 주파수를 갖는다. 은 , 은 , 은 의 성능을 보였다. 총 전력소모는 를 나타내었고, (Figure of Merit)은 의 결과를 확인하여, 생체신호를 측정하는 저전력 ADC로 활용될 수 있을 것으로 예상된다.
목차
요 약 ⅰAbstract ⅱ목 차 ⅲ그 림 목 차 ⅴ표 목 차 ⅶ제 1 장 서 론 1제 2 장 ADC의 특성 및 고려사항 32.1 ADC(Analog to Digital Converter)의 기본원리 32.1.1 해상도(Resolution) 32.1.2 양자화 오차(Quantization Error) 32.2 정적 특성(Static Performance) 52.2.1 오프셋 오차(offset Error)와 이득 오차(Gain Error) 52.2.2 DNL(Differential Nonlinearity)와 INL(Integral Nonlinearity) 7제 3 장 제안된 C-DAC Array내 선형성을 향상시킨 10비트 CMOS SAR ADC 설계 103.1 일반적인 SAR ADC의 구조 및 동작원리 103.2 SAR ADC의 세부 블록 구조 및 동작 163.2.1 Dynamic Latched 비교기 163.2.2 POR(Power On Reset) 회로 193.2.3 디지털 버퍼 회로 213.2.4 SAR 논리 회로 및 출력 레지스터 223.2.5 C-DAC 컨트롤 논리 회로 263.2.6 C-DAC Array 회로 293.3 제안하는 SAR ADC의 동작 원리 및 구조 32제 4 장 실험 결과 및 고찰 344.1 제안하는 SAR ADC의 모의 실험 결과 344.2 제작된 칩의 측정 결과 39제 5 장 결 론 45참고문헌 49
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