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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 범진욱.
- 발행연도
- 2018
- 저작권
- 서강대학교 논문은 저작권에 의해 보호받습니다.
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본 논문은 Injection Locking Phase Locked Loop(IL-PLL) 기법을 활용하여 0.7 ~ 1.3Gbp/s에서 동작하는 Clock and Data Recovery 회로를 구현하였다. 일반적인 FLL과 PLL이 추가한 회로는 넓은 동작범위를 요구한다. 제안된 구조는 넓은 dynamic rage를 가지고 있으며 digital circuit를 구성하여 전력과 면적소모를 적게 가져갈 수 있다. PLL 또한 clock 과 data를 recovery 할 수 있도록 구현되어 있으며 digital화 되어 있다. digital circuit의 장점은 적은 면적과 re-design이 용이하다는 장점을 가지고 있다.
제안된 Reference-less CDR은 magna 0.18um 공정을 사용하였다. 또한 1Mhz offset에서 ?108.75dBc/Hz 의 phase noise를 가지고 있으며 전력소모는 1.8V인가 할 경우 약 17.5mW이다. 또한 면적은 0.55 mm2이다.
제안된 Reference-less CDR은 magna 0.18um 공정을 사용하였다. 또한 1Mhz offset에서 ?108.75dBc/Hz 의 phase noise를 가지고 있으며 전력소모는 1.8V인가 할 경우 약 17.5mW이다. 또한 면적은 0.55 mm2이다.
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