지원사업
학술연구/단체지원/교육 등 연구자 활동을 지속하도록 DBpia가 지원하고 있어요.
커뮤니티
연구자들이 자신의 연구와 전문성을 널리 알리고, 새로운 협력의 기회를 만들 수 있는 네트워킹 공간이에요.
논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 한국과학기술원 정보전자연구소 IDEC Journal of Integrated Circuits and Systems IDEC Journal of Integrated Circuits and Systems Vol.4 No.3
- 발행연도
- 2018.7
- 수록면
- 16 - 24 (9page)
이용수
이 논문의 연구 히스토리 (2)
- 이 논문의 후속연구가 궁금하신가요?
- 연관 학술논문 또는 학술발표를 통해 보다 발전된 연구결과를 확인하실 수 있습니다.
- 이 논문의 연구 히스토리 확인하기
초록· 키워드
오류제보하기
Injection Locking Phase-Locked Loop (IL-PLL) technique applied to 0.7 ~ 1.3Gb/s Clock and Data Recovery (CDR) is presented in this paper. Conventional CDR implemented by adding a Frequency Locked Loop (FLL) in a PLL in order to achieve a sufficiently large dynamic range. The proposed structure achieves wide input data rate range and low power consumption by implementing a FLL with digital circuits. A PLL to recover the clock and data was implemented digitally. The advantage of digital circuit design is a small area, low power and the ease of re-design. The proposed reference-less CDR is implemented in Magna Foundry 0.18um CMOS process. The measurement result is that the phase noise is about -108.57dBc/Hz at 1Mhz offset. The area of chip is a 0.55?mm?^2 and the power consumption with 1.8V supply voltage is 17.5mW when CDR operate at 1Gb/s of input data stream.
목차
등록된 정보가 없습니다.
참고문헌 (0)
참고문헌 신청함께 읽어보면 좋을 논문
논문 유사도에 따라 DBpia 가 추천하는 논문입니다. 함께 보면 좋을 연관 논문을 확인해보세요!
-
능동필터를 이용한 빠른 Lock Time을 갖는 PLL
전자공학회논문지
2018 .10
-
위상 고정 루프 (Phase Locked Loop)의 모델링
대한전자공학회 학술대회
2018 .06
-
Fast locking All-Digital Phase-Locked Loop with Adaptive Loop Gain Control
한국통신학회 학술대회논문집
2019 .01
-
A 285-fsrms Integrated Jitter Injection-Locked Ring PLL with Charge-Stored Complementary Switch Injection Technique
JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE
2016 .12
-
CMOS 120 GHz Phase-Locked Loops Based on Two Different VCO Topologies
Journal of Electromagnetic Engineering And Science
2017 .04
-
A Digital FLL-based Sub-harmonically Injection-locked PLL with Resolution-multiplied TDC for Frequency Offset Cancellation
JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE
2023 .06
-
Self-injection-locked Divide-by-3 Frequency Divider with Improved Locking Range, Phase Noise, and Input Sensitivity
JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE
2017 .08
-
PDR 기반 Injection Point에 따른 Injection-Locked Oscillator의 Locking Time 분석
대한전자공학회 학술대회
2023 .06
-
Phase Domain Response 분석을 통한 Injection-Locked Oscillator의 Locking Point 예측
대한전자공학회 학술대회
2023 .06
-
빠른 Lock Time을 가진 Switched Capacitor 위상고정루프의 수식적 분석
대한전자공학회 학술대회
2017 .06
-
5-GHz 2nd order Charge-Pump Phase-Locked Loop with 100MHz reference clock의 설계
대한전자공학회 학술대회
2017 .06
-
5G 송수신기용 넓은 Locking Range를 가지는 14-18㎓ 대역 Injection Locked Frequency Divider
대한전자공학회 학술대회
2020 .08
-
Performance Analysis of Three-Phase Phase-Locked Loops for Distorted and Unbalanced Grids
JOURNAL OF POWER ELECTRONICS
2017 .01
-
A Robust PLL Technique Based on the Digital Lock-in Amplifier under the Non-Sinusoidal Grid Conditions
전력전자학회 학술대회 논문집
2018 .11
-
IoT 어플리케이션을 위한 분수분주형 디지털 위상고정루프 설계
전기전자학회논문지
2019 .09
-
Initial Frequency Preset Technique for Fast Locking Fractional-N PLL Synthesizers
JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE
2017 .08
-
전력절감 기술을 이용한 향상된 기능의 0.1-11㎓ 광대역 위상동기루프 구현 및 분석
대한전자공학회 학술대회
2022 .06
-
All-Synthesizable 5-Phase Phase-Locked Loop for USB2.0
JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE
2016 .06
-
12.2 GHz All-digital PLL with Pattern Memorizing Cells for Low Power/low Jitter using 65 nm CMOS Process
JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE
2021 .04
-
Study on Low-jitter and Low-power PLL Architectures for Mobile Audio Systems
JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE
2022 .12
이 논문의 저자 정보
최근 본 자료
댓글(0)
0