전자기기의 고집적 및 다기능에 대한 요구를 충족시키기 위한 방안으로 몰드 관통 전극(Through Mold Via, TMV) 기술 연구가 활발하게 진행되고 있다. TMV란 몰드를 관통하는 홀에 전자가 흐를 수 있는 전도성 금속을 충진하여 반도체 칩을 수직으로 적층하는 기술로서 반도체 칩을 경박단소할 수 있는 대표적 기술이다. TMV를 구성하는 Cu 소재의 돌출, 균열, Warpage 등의 영구 변형 때문에 양산 공정을 적용하기 어려우며, 칩 사용 중 급격한 온도 변화도 TMV의 열 피로를 유발한다. 이 문제에 대한 해결책으로, 두께가 얇은 Cu-Via를 형성하고 Via를 Epoxy Molding Compound(EMC)로 채우는 EMC Filling Via(EFV)가 개발되었다. 본 연구는 칩 사용 중 발생하는 열응력을 최소화하기 위해 Via의 유형(Cu-Via 및 EFV), Via의 위치, Cu metal 증착 두께 및 각도, 3D-IC의 적층 등 구조적 변수를 기반으로 다층 Fan-Out Wafer Level Package에서 EFV의 열기계적 특성을 분석한다. 결과로서 첫째, Via의 유형 중에 EFV가 Cu-Via보다 열기계적 결함 문제로부터 안정적인 결과를 도출했다. 둘째, Via의 지름은 Via의 지름이 증가함에 따라 응력 및 변형은 감소한다. 셋째, Via의 위치는 Chip에서 멀어질수록 열기계적 특성이 향상된다. 넷째, EFV의 Cu Metal 증착된 두께가 감소함에 따라 열 응력이 감소한다. 다섯째, EFV의 Cu Metal 증착된 각도가 증가함에 따라 열 응력이 증가된다. EFV의 Cu metal의 증착된 두께 및 각도는 전기 신호의 손실을 유발하지 않도록 고려하여 설계해야 한다. 마지막으로, 3D-IC가 적층 됨에 따라 응력 및 변형이 증가했다. 3D-IC를 5-Layer 이상 적층할 경우 Cu-Via에서 항복강도 이상의 응력으로 Via의 소성변형이 예측되므로 EFV 구조를 이용한 설계가 필요할 것으로 판단된다. 이러한 해석 결과를 통해 EFV가 적용된 3D-IC Package 다층 설계의 가이드라인을 제공한다. 추가적으로 전기적 특성을 고려한 설계와 3D Package 시료제작 및 Warpage 분석을 통하여 실제 제품에 대한 적용 가능성을 확인할 필요성이 있다.
Recently, research on Through Mold Via (TMV) technology has been developing for multi-layering in Fan-Out Wafer Level Package (FOWLP). TMV is a technology that vertically stacks semiconductor chips by filling a hole through a mold with a conductive metal through which electrons can flow, and is a representative technology that can make semiconductor chips light and thin. It is difficult to apply mass production processes due to permanent deformations such as extrusion, cracks, and warpage of Cu materials that form TMV, also sudden temperature changes during the use of chips cause heat fatigue in the TMV. As a solution to this problem, the EMC Filling Via (EFV) that form thin-thickness Cu-Via and then fill inside the Via with EMC is developed. This study analyzes the thermo-mechanical properties of EFV in multilayer FOWLP based on structural variables such as via type, location, deposition thickness and angle, and 3D-stacking to minimize thermal stresses generated during chip use. First, among the types of Via, EFV produced more stable results from thermometric fault problems than Cu-Via. Second, as the diameter of the via increases, the stress and strain decrease as the diameter of the via increases. Third, as the location of the via is further from the chip, the thermomechanical characteristics improve. Fourth, the thermal stress decreases as the Cu metal deposited thickness of the EFV decreases. Fifth, as the angle of EFV Cu metal deposition increases, the thermal stress increases. The deposited thickness and angle of the Cu metal of EFV shall be designed with consideration not to cause loss of the electrical signal. Finally, as the 3D-IC was stacked, the stress and strain increased. When 3D-IC is stacked with more than 5-Layer, plastic deformation of Via is predicted by stress of more than yield strength in Cu-Via, so design using EFV structure is considered necessary. In addition, implementation considering electrical properties, 3D package''s actual production, and warpage evaluation is needed to confirm the applicability to actual products.
I. 서 론 11. 연구의 배경 및 목적 1II. 이론적 고찰 31. 3D-IC Package 기술 및 TMV의 개요 32. Warpage 현상 이슈 43. 최적화 과정 54. EFV의 공정 기술 65. 유한요소 해석 정의 8III. 유한요소법을 이용한 수치해석 111. 유한요소 해석 모델 112. 유한요소 해석 요소 123. 유한요소 해석 조건 154. 유한요소 해석 검증 17IV. 해석 결과 및 고찰 191. Via의 유형에 따른 열기계적 특성 비교 분석 192. EFV diameter에 따른 열기계적 특성 비교 분석 213. EFV location에 따른 열기계적 특성 비교 분석 234. EFV metal thickness에 따른 열기계적 특성 비교 분석 255. EFV metal angle에 따른 열기계적 특성 비교 분석 276. 3D-IC 적층에 따른 열기계적 특성 비교 분석 29V. 결 론 32참고문헌 34영문초록(Abstract) 38