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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 박상규
- 발행연도
- 2022
- 저작권
- 한양대학교 논문은 저작권에 의해 보호받습니다.
이용수10
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본 논문에서는 단일 채널의 1GS/s 10 비트를 가지고 비교기를 사용하여 두 번째 스테이지의 공통 모드 전압을 조절해주어 두 번째 스테이지의 비교기 입력 노이즈를 최소화하여 ENOB(effective number of bit)이 증가되는 파이프라인-축차 비교형(pipelined-SAR) 아날로그-디지털 변환기(analog to digital converter, ADC)를 제안한다. 제안하는 pipelined-SAR ADC는 5 비트와 6 비트를 가지는 SAR ADC들로 구성되며 사이에 1 비트 리던던시(redundancy)를 두고 있다. SAR ADC는 루프 언롤(loop-unrolled, LU) 구조를 사용하고 비동기식(asynchronous)으로 동작한다. 첫 번째 스테이지의 동작이 끝난 후 잔류 전압 증폭에 사용되는 증폭기(residue amplifier, RA)는 인버터 구조의 다이내믹 증폭기를 사용하였고 7 의 게인을 요구한다. 두 번째 스테이지의 공통모드 전압 조절은 LSB 비교가 끝난 뒤 증폭기의 바이어스 전압 조절하여 CDAC B top-plate 전압이 목표 전압에 도달함에 따라 비교기의 입력 참조 노이즈를 최소화하는 방식을 사용했고 노이즈 시뮬레이션을 통해 ENOB이 23 % 증가함을 확인했다. 제안하는 ADC는 28 nm 공정을 사용해 설계하였으며 시뮬레이션 결과는 저주파수에서 58.12 dB의 SNDR(signal to noise and distortion ratio)을 가지며, ENOB은 9.36 bit에 해당된다. 공급 전압으로 1 V를 사용할 때 9.05 mW의 전력을 소모하고, 이는 13.77 fJ/conversion-step의 Walden FoM(Figure of Merit)에 해당한다.
목차
제 1 장 서 론 1제 2 장 ADC의 동작 원리 2제 1 절 SAR ADC의 동작 원리 2제 2 절 Pipelined-SAR ADC의 동작 원리 4제 3 장 제안하는 ADC의 구조 6제 1 절 첫 번째 스테이지 SAR ADC의 구조 6제 2 절 두 번째 스테이지 SAR ADC의 구조 15제 3 절 Pipelined-SAR ADC의 구조 16제 4 절 제안하는 Common Mode Voltage Regulator의 구조 22제 4 장 시뮬레이션 결과 26제 5 장 결 론 29참고문헌 30Abstract 32
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