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대한전자공학회 전자공학회논문지-SD 전자공학회논문지 SD편 제40권 제8호
발행연도
2003.8
수록면
56 - 67 (12page)

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본 논문에서는 CMOS IF PLL 주파수합성기를 설계하였다. 설계된 주파수합성기는 칩 외부에 LC 공진회로를 원하는 값에 맞게 바꿈으로써 다양한 중간 주파수에서 동작 가능하다. VCO는 자동진폭조절 기능을 갖도록 설계하여 LC 공진회로의 Q-factor에 무관하게 일정한 진폭의 출력을 발생한다. 설계된 주파수분주기는 8/9 또는 16/17 dual-modulus prescaler를 포함하며, 다양한 응용분야에 적용 가능하도록 외부 직렬 데이터에 의해 동작 주파수를 프로그램할 수 있도록 하였다. 설계된 회로는 0.35㎛ n-well CMOS 공정을 사용하여 제작되었으며, 제작된 IC의 성능을 측정한 결과 260㎒의 동작주파수에서 위상잡음은 -114dBc/ Hz@100kHz 이고 lock time은 300㎲보다 작다. 설계된 회로는 3V의 전원전압에서 16㎽의 전력을 소모하며, 칩 면적은 730㎛×950㎛이다.

목차

CMOS IF PLL 주파수합성기 설계

Ⅰ. 서론

Ⅱ. 전체회로 구성 및 동작원리

Ⅲ. 주파수분주기(Dblock) 설계

Ⅳ. PLL 설계

Ⅴ. 측정 결과

Ⅵ. 결론

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