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본 논문에서는 고속 동작을 위한 multi SHA(ammple and hold amplifier) 구조의 파이프라인 A/D 변환기(analog-to-digital converter)를 제안하였다. 제안된 구조는 변환 속도를 높이기 위해, 동일한 SHA를 병렬로 연결하여 multi SHA를 구성하였다. 이를 비중첩 클럭(nonoverlapping clock)에서 동작하도록 하여 셀을 구성하는 SHA의 수와 비례한 빠른 샘플링 속도를 얻을 수 있도록 하였다. 제안된 구조를 적용하여 VDSL(very high-speed digital subscriber line) 모뎀의 아날로그 front-end단의 요구 사항을 만족하는 파이프라인 A/D 변환기를 설계하였다. 설계된 A/D 변환기의 DNL(differential nonlinearity)과 INL(integral nonlinearity)은 각각 0.52LSB~-0.50LSB, 0.80LSB~-0.76LSB의 특성을 나타내어 설계 사양을 만족함을 확인하였다. 또한 2048 point에 대한 FFT를 수행한 결과 SNR이 약 66㏈로 10.7 비트의 해상도가 얻어짐을 확인하였으며, 전력 소모는 24.32㎽로 측정되었다.
목차
요약
ABSTRACT
Ⅰ. 서론
Ⅱ. 제안된 아날로그 디지털 변환기
Ⅲ. Multi SHA를 갖는 파이프라인 A/D 변환기 설계
Ⅳ. 시뮬레이션
Ⅴ. 결론
참고문헌
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Stephen H. Lewis and Paul R. Gray, “A pipelined 5-M Sample/s 9-bit Analog-to- Digital Converter,” IEEE journal of Solid- State Circuits, vol 22, no. 6, Dec. 1987.
M. Ishkiawa and T. Tsukahara, “An 8-bit 50-㎒ CMOS subranging A/D converter with pipelined wide-band S/H,” IEEE J. Solid-State Circuits, vol. 24, pp. 1485-1491, Dec. 1992.
Michio Yotsuyanagi, Toshiyuki Etoh, and Kazumi Hirata, “A 10-b 50-MHz pipelined CMOS A/D Converter with S/H,” IEEE J. Solid-State Circuits vol. 28 no.3 pp. 292- 300, Mar. 1990.
Y. Lin, B. Kim, and P. Gray, “A 13-bit 2.5-㎒ self-calibrated pipelined A/D converter in 3-㎛ CMOS,” IEEE J. Solid-State Circuits, vol. 26, no. 4, pp. 628-636, Apr. 1991.
C. Conroy, D. Cline, and P. Gray, “An 8-b 85-MS/s parallel pipelined A/D converter in 1-㎛ CMOS.” IEEE J. Solid-State Circuits, vol. 28, pp. 447-454, Apr. 1993.
M. Ishkiawa and T. Tsukahara, “An 8-bit 50-㎒ CMOS subranging A/D converter with pipelined wide-band S/H,” IEEE J. Solid-State Circuits, vol. 24, pp. 1485-1491, Dec. 1992.
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C. Conroy, D. Cline, and P. Gray, “An 8-b 85-MS/s parallel pipelined A/D converter in 1-㎛ CMOS.” IEEE J. Solid-State Circuits, vol. 28, pp. 447-454, Apr. 1993.
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