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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2007.6
- 수록면
- 460 - 465 (6page)
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본 논문에서는 고해상도와 고속의 데이터 변환율을 위해 다중의 S/H 구조를 갖는 파이프라인 A/D 변환기를 제안하였다. 해상도와 동작속도를 개선하기 위하여 샘플링 시간을 증가시키는 구조를 제안하였고， 동작특성을 확인하기위하여 두 개의 S/H 단을 갖는 20MS/s 파이프라인 A/D 컨버터를 설계하였다. 시뮬레이션 결과 INL과 DNL은 각각 0.52LSB～0.63LSB와 0.53LSB와 0.56LSB를 갖음을 보였고， 또한 설계된 아날로그와 디지털 컨버터의 43dB의 SNR과 18.5mW의 전력소비를 갖음을 확인하였다.
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참고문헌 (15)
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1. [학술지(정기간행물)] - Stephen H. Lewis / 1987 / A pipelined 5-M Sample/s 9-bit Analog-to-Digital Converter / IEEE journal of Solid- State Circuits 22 (6)
2. [학술지(정기간행물)] - M. Ishkiawa / 1992 / An 8-bit 50-㎒ CMOS subranging A/D converter with pipelined wide-band S/H / IEEE J. Solid-State Circuits 24 : 1485 ~ 1491
3. [학술지(정기간행물)] - Y. Lin / 1991 / A 13-bit 2.5-㎒ self-calibrated pipelined A/D converter in 3-㎛ CMOS / IEEE J. Solid-State Circuits 26 (4) : 628 ~ 636
4. [학술지(정기간행물)] - C. Conroy / 1993 / An 8-b 85-MS/s parallel pipelined A/D converter in 1-㎛ CMOS / IEEE J. Solid-State Circuits 28 : 447 ~ 454
5. [학술지(정기간행물)] - Michio Yotsuyanagi / 1990 / A 10-b 50-MHz pipelined CMOS A/D Converter with S/H / IEEE J. Solid-State Circuits 28 (3) : 292 ~ 300
2. [학술지(정기간행물)] - M. Ishkiawa / 1992 / An 8-bit 50-㎒ CMOS subranging A/D converter with pipelined wide-band S/H / IEEE J. Solid-State Circuits 24 : 1485 ~ 1491
3. [학술지(정기간행물)] - Y. Lin / 1991 / A 13-bit 2.5-㎒ self-calibrated pipelined A/D converter in 3-㎛ CMOS / IEEE J. Solid-State Circuits 26 (4) : 628 ~ 636
4. [학술지(정기간행물)] - C. Conroy / 1993 / An 8-b 85-MS/s parallel pipelined A/D converter in 1-㎛ CMOS / IEEE J. Solid-State Circuits 28 : 447 ~ 454
5. [학술지(정기간행물)] - Michio Yotsuyanagi / 1990 / A 10-b 50-MHz pipelined CMOS A/D Converter with S/H / IEEE J. Solid-State Circuits 28 (3) : 292 ~ 300
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