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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE JOUNAL OF SEMICONDUCTOR THCHNOLOGY AND SCIENCE Vol.5 No.4
- 발행연도
- 2005.12
- 수록면
- 221 - 228 (8page)
이용수
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2005
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In this work, our goal is to develop a fast and accurate power model of the ARM926EJ-S processor in the industrial design environment. Compared with existing work on processor power modeling which focuses on the power states of processor core, our model mostly focuses on the cache power model. It gives more than 93% accuracy and 1600 times speedup compared with post-layout gate-level power estimation. We also address two practical issues in applying the processor power model to the real design environment. One is to incorporate the power model into an existing commercial instruction set simulator. The other is the re-characterization of power model parameters to cope with different gate-level netlists of the processor obtained from different design teams and different fabrication technology.
목차
Abstract
Ⅰ. INTRODUCTION
Ⅱ. RELATED WORK
Ⅲ. ARM926EJ-S PROCESSOR POWER MODEL DEVELOPMENT
Ⅳ. INFERRING CACHE POWER STATES
Ⅴ. POWER RE - CHARACTERIZATION FLOW
Ⅵ. EXPERIMENTS
Ⅶ. CONCLUSIONS
ACKNOWLEDGMENTS
REFERENCES
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