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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2006.10
- 수록면
- 90 - 96 (7page)
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본 논문에서는 capacitance scaling 구조를 이용하여 짧은 locking 시간과 작은 fractional spur를 가지는 ΣΔ fractional-N PLL을 설계 하였다. 루프필터의 실효 커패시턴스를 변화시키기 위하여 여러 개의 전하펌프를 이용해 서로 다른 경로로 커패시터에 전류를 공급하였다. 필터의 실효 커패시턴스는 동작상태에 따라 크기가 변하며 커패시터들은 하나의 PLL 칩에 집적화 할 수 있을 정도로 작은 크기를 가진다. 또한 PLL이 lock 되면 전하펌프 전류의 크기도 작아져 fractional spur의 크기도 작아진다. 제안된 구조는 HSPICE CMOS 0.35㎛ 공정으로 시뮬레이션 하였으며 8㎲ 이하의 locking 시간을 가진다. PLL의 루프 필터는 200㎊, 17㎊의 작은 커패시터와 2.8㏀의 저항으로 설계되었다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. PLL의 구조
Ⅲ. PLL 회로 설계
Ⅳ. 시뮬레이션 결과
Ⅴ. 결론
참고문헌
저자소개
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