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저자정보
최정민 (부경대학교) 양홍준 (부경대학교) 배영빈 (부경대학교) 최영식 (부경대학교)
저널정보
대한전자공학회 대한전자공학회 학술대회 대한전자공학회 2006년도 추계학술대회 논문집Ⅱ
발행연도
2006.11
수록면
353 - 356 (4page)

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In this paper, the fractional-N phase locked loop (PLU architecture for locking time reduction and fractional spur suppressing is proposed based on the adaptive bandwidth and capacitance scaling scheme. The adaptive bandwidth is controlled by charge pump current. The effective capacitance of loop filter can be scaled up/down depending on the lock status. It has been simulated by HSPICE in a CMOS 0.35㎛ process, and shows that locking time is 50㎲ with the loop filter 3㎋ and 200㎊ capacitors, and 2.1㏀ resistor.

목차

Abstract
1. 서론
2. 본론
3. 시뮬레이션 결과
4. 결론
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