광대역 아날로그 이중 루프 Delay-Locked Loop

이석호; 김삼동; 황인석

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자료유형: 학술저널

저자정보: 이석호 김삼동 황인석

저널정보: 대한전자공학회 전자공학회논문지-SC 電子工學會論文誌第44卷 SC編第1號

발행연도: 2007.1

수록면: 74 - 84 (11page)

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본 논문에서는 기존의 DLL 지연 시간 잠금 범위를 확장하기 위해 새로운 이중 루프 DLL을 제안하였다. 제안한 DLL은 Coarse_loop와 Fine_loop를 포함하고 있으며, 와부 클럭과 2개의 내부 클럭 사이의 초기 시간차를 비교하여 하나의 루프를 선택하여 동작하게 된다. 2개의 내부 클럭은 VCDL의 중간 출력 클럭과 최종 출력 클럭이며 두 클럭의 위상차는 180°이다. 제안한 DLL은 일반적인 잠금 범위 밖에 있을 경우 Coarse_loop를 선택하여 잠금 범위 안으로 이전 시킨 후 Fine_loop에 의하여 잠금 상태가 일어난다. 따라서 제안한 DLL은 harmonic lock이 일어나지 않는 한 항상 안정적으로 잠금 과정이 일어날 수 있게 된다. 제안한 DLL이 사용하는 VCDL은 두 개의 제어 전압을 받아 지연 시간을 조절함으로 일반적인 다 적층 current-starved 형태의 인버터 대신에 TG 트랜지스터를 이용하는 인버터를 사용하여 지연 셀을 구성하였다. 새로운 VCDL은 종래의 VCDL에 비하여 지연시간 범위가 더욱 확장되었으며, 따라서 제안한 DLL의 잠금 범위는 기존의 DLL의 잠금 범위보다 2배 이상 확장되었다. 본 논문에서 제안한 DLL 회로는 0.18㎛, 1.8V TSMC CMOS 라이브러리를 기본으로 하여 설계, 시뮬레이션 및 검증하였으며 동작 주파수 범위가 100㎒~1㎓이다. 또한, 1㎓에서 제안한 DLL의 잠금 상태에서의 최대 위상 오차는 11.2㎰로 높은 해상도를 가졌으며, 이때 소비 전력은 11.5㎽로 측정되었다.

#DLL #VCDL #Dual-Loop DLL #TG inverter

참고문헌 (12)

참고문헌 신청

1. [학술지(정기간행물)] - / Aug.2002 / A Wide-Range Delay-Locked Loop With a Fixed Latency of One Clock Cycle 37 (8) : 1021 ~ 1027

2. [학술지(정기간행물)] - / Nov.2004 / A Reset-Free Anti-Harmonic Delay-Locked Loop Using a Cycle Period Detector 39 (11) : 2055 ~ 2061

3. [학술지(정기간행물)] - A. Hatakeyama / Nov.1997 / A 256-Mb SDRAM using a register-controlled digital DLL 32 (11) : 1728 ~ 1734

4. [학술지(정기간행물)] - Y. Okajima / June1996 / Digital delay locked loop and design technique for high-speed synchronous interface E79-C : 798 ~ 807

5. [학술지(정기간행물)] - / 1994 / 5V CMOS delay-locked loop for an 18 Mbit : 500 1491 ~ 1496

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