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저널정보
한국정보기술학회 Proceedings of KIIT Conference 한국정보기술학회 2007년도 하계학술발표논문집
발행연도
2007.6
수록면
298 - 303 (6page)

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AES (Advanced Encryption Standard) 암호ㆍ복호 프로세서의 효율적인 저면적 설계를 위하여 다음과 같은 두 가지를 고려하였다. 첫째, 라운드 변환블록의 암호연산과 복호연산의 하드웨어 공유가 극대화되도록 설계하였다. 둘째, 라운드 변환블록에서 가장 큰 하드웨어를 차지하는 S-box를 합성체 GF(((2²)²)²) 연산을 적용하여 설계하였다. 설계된 AES 암호ㆍ복호 프로세서는 약 13,540 게이트로 구현되었으며, 70MHz@3.3v의 클록으로 동작하여 약 170Mbps의 성능이 예상된다. 따라서 무선 랜, 와이브로 등 유ㆍ무선 통신 시스템의 보안 하드웨어 구현에 사용될 수 있다.

목차

요약
ABSTRACT
Ⅰ. 서론
Ⅱ. AES 알고리즘
Ⅲ. 회로 설계
Ⅳ. 설계 검증 및 성능 평가
Ⅴ. 결론
참고문헌

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