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논문 기본 정보

자료유형
학술대회자료
저자정보
양현창 (금오공과대학교) 신경욱 (금오공과대학교)
저널정보
대한전자공학회 대한전자공학회 학술대회 2008년도 SOC 학술대회
발행연도
2008.5
수록면
29 - 32 (4page)

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다양한 하드웨어 공유 및 최적화 방법을 적용하여 저면적/고성능 AES (Advanced Encryption Standard) 암호/복호 프로세서를 설계하였다. 라운드 변환블록 내부에 암호연산과 복호연산 회로의 공유 및 재사용과 함께 라운드 변환블록과 키 스케줄러의 S-Box 공유 등을 통해 회로 복잡도가 최소화되도록 하였다. 또한, AES 프로세서에서 가장 큰 면적을 차지하는 S-Box를 합성체 GF(((2²)²)²) 연산을 적용하여 구현함으로써 GF(2?) 또는 GF((2⁴)²) 기반의 설계에 비해 S-Box의 면적이 더욱 감소되도록 하였다. 64-비트 데이터패스의 라운드 변환블록과 라운드 키 생성기의 동작을 최적화시켜 라운드 연산이 3 클록주기에 처리되도록 하였다. 설계된 AES 암호/복호 프로세서는 약 15,870 게이트로 구현되었으며, 100 ㎒ 클록으로 동작하여 412.9 Mbps의 성능이 예상된다.
#AES(Advanced Encryption Standard) #Cryptographic Processor #composite field arithmetic #GF(((2)²)²)²

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. AES 알고리듬
Ⅲ. 회로 설계
Ⅳ. 설계검증 및 성능평가
Ⅴ. 결론
참고문헌

참고문헌 (0)

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