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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 저널정보
- 대한전자공학회 ICEIC : International Conference on Electronics, Informations and Communications ICEIC : 2010
- 발행연도
- 2010.6
- 수록면
- 399 - 402 (4page)
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Low-area and power design is one of the most important challenges in costing in portable devices and saving energy during system operation. In this paper, we present a low-area DCT(discrete cosine transform) vector multiplier architecture using modified low-power Computation SHaring Multiplication(CSHM). Experimental results the overall rate of dynamic power is reduced by 24%. The overall rate of area is reduced by 50%. The proposed low-area DCT vector multiplier architecture can be applied to consumer electronics as well as smart phone requiring high throughput and low-power.
목차
Abstract
Ⅰ. Introduction
Ⅱ. DCT algorithm
Ⅲ. Computation SHaring Multiplication Algorithm And Low-Power CSHM Architecture
Ⅳ. The proposed low-area CSHM DCT architecture
Ⅴ. The Experimental results
Ⅵ. Conclusion
References
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