지원사업
학술연구/단체지원/교육 등 연구자 활동을 지속하도록 DBpia가 지원하고 있어요.
커뮤니티
연구자들이 자신의 연구와 전문성을 널리 알리고, 새로운 협력의 기회를 만들 수 있는 네트워킹 공간이에요.
논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.11 No.1
- 발행연도
- 2011.3
- 수록면
- 15 - 22 (8page)
이용수
이 논문의 연구 히스토리 (3)
- 이 논문의 후속연구가 궁금하신가요?
- 연관 학술논문 또는 학술발표를 통해 보다 발전된 연구결과를 확인하실 수 있습니다.
- 이 논문의 연구 히스토리 확인하기
초록· 키워드
오류제보하기
Interconnect lines with inter-layer vias are experimentally characterized by using high-frequency S-parameter measurements. Test patterns are designed and fabricated using a package process. Then they are measured using Vector Network Analyzer (VNA) up to 25 ㎓. Modeling a via as a circuit, its model parameters are determined. It is shown that the circuit model has excellent agreement with the measured S-parameters. The signal integrity of the lines with inter-layer vias is evaluated by using the developed circuit model. Thereby, it is shown that via may have a substantially deteriorative effect on the signal integrity of high-speed integrated circuits.
목차
Abstract
Ⅰ. INTRODUCTION
Ⅱ. EXPERIMENTAL CHARACTERIZATION
Ⅲ. CIRCUIT MODELING
Ⅳ. SIGNAL INTEGRITY VERIFICATION
Ⅴ. CONCLUSIONS
ACKNOWLEDGMENTS
REFERENCES
참고문헌 (24)
참고문헌 신청
1. [보고서] - / 2006 / International Technology Roadmap for Semiconductors
2. [학술지(정기간행물)] - P. R. Morrow / 2006 / Three-dimensional wafer stacking via Cu-Cu bonding integrated with 65-nm strained-Si/Low-k CMOS Technology / IEEE Electron Device Lett 27 : 335 ~ 337
3. [학술대회논문] - P. Leduc / 2008 / Enabling technologies for 3D chip stacking / in Int. Symp. VLSI technology, Systems and Applications : 76 ~ 78
4. [학술대회논문] - M. Rousseau / 2008 / Through-silicon via based 3D IC technology: Electrostatic simulations for design methodology / in Proc. IMAPS Device Packaging
5. [학술대회논문] - R. Chatterjee / 2007 / Three dimensional chip stacking using a wafer-towafer integration / in Proc. IEEE Int. Interconnect Technology : 81 ~ 83
2. [학술지(정기간행물)] - P. R. Morrow / 2006 / Three-dimensional wafer stacking via Cu-Cu bonding integrated with 65-nm strained-Si/Low-k CMOS Technology / IEEE Electron Device Lett 27 : 335 ~ 337
3. [학술대회논문] - P. Leduc / 2008 / Enabling technologies for 3D chip stacking / in Int. Symp. VLSI technology, Systems and Applications : 76 ~ 78
4. [학술대회논문] - M. Rousseau / 2008 / Through-silicon via based 3D IC technology: Electrostatic simulations for design methodology / in Proc. IMAPS Device Packaging
5. [학술대회논문] - R. Chatterjee / 2007 / Three dimensional chip stacking using a wafer-towafer integration / in Proc. IEEE Int. Interconnect Technology : 81 ~ 83
이 논문의 저자 정보
이 논문과 함께 이용한 논문
IBIS Model과 Circuit Model을 이용한 DDR4 SDRAM의 Signal Integrity 분석
남윤찬
,
김문정
대한전자공학회 학술대회
2016
.11
PDMS를 이용한 미세피치 BGA 패키지 테스트 소켓의 전기적 신호 측정
양시은
,
홍석기
,
최종하
외 2명
한국생산제조학회 학술발표대회 논문집
2016
.11
Overview of 3-D IC Design Technologies for Signal Integrity (SI) and Power Integrity (PI) of a TSV-Based 3D IC
Joohee Kim
,
Joungho Kim
전자파기술
2013
.03
최근 본 자료
댓글(0)
0
UCI(KEPA) : I410-ECN-0101-2013-569-000588320