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논문 기본 정보

자료유형
학술대회자료
저자정보
유용훈 (숭실대학교) 이찬호 (숭실대학교)
저널정보
대한전자공학회 대한전자공학회 학술대회 2007년도 SOC 학술대회
발행연도
2007.5
수록면
18 - 21 (4page)

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H.264는 고성능 영상 압축 알고리즘으로서 널리 사용되고 있다. H.264 디코더의 Deblocking 필터는 복호된 영상의 블록화 현상을 제거함으로써 영상의 질을 높이는 역할을 하는데 연산량이 많은 유닛중 하나이다. 본 논문에서는 효율적인 Deblocking 필터 설계를 위해 pipeline 구조 및 1-D 필터를 사용하고 메모리 관리를 통해 연산 사이클 수와 하드웨어 면적을 줄인 하드웨어 구조를 제안한다. 픽셀의 재배치를 통해 동일한 1-D 필터를 이용하여 수직방향의 필터연산과 수평방향의 필터연산을 모두 지원한다. 또한 이중 메모리 블록 구조를 이용하여 현재 매크로블록의 픽셀과 인접한 다른 매크로블록의 픽셀을 저장 할 뿐만 아니라 다른 매크로블록 픽셀에 효율적인 접근을 할 수 있다. 이를 통해 Deblocking 필터의 내부 메모리 크기를 최소화 할 수 있다. 제안된 Deblocking 필터는 Verilog-HDL을 이용하여 설계하고 FPGA를 통해 검증하였다.
#H.264 #Deblocking filter #memory management #pipelined architecture #1-D filter

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. Deblocking 필터 구조
Ⅲ. 설계 및 구현
Ⅳ. 결론
참고문헌

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