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대한전자공학회 전자공학회논문지-SP 전자공학회논문지 SP편 제43권 제3호
발행연도
2006.5
수록면
92 - 99 (8page)

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이 논문에서는 H.264 비디오 코딩에 사용되는 디블로킹 필터의 저전력 구조를 제안하였다. 즉, 8 픽셀의 입력에 대한 공통의 필터계수를 공유함으로써 구현 하드웨어를 줄일 수 있는 효율적인 구조를 제안하였다. 제안된 디블로킹 필터 구조는 MUX와 DEMUX 회로를 추가하여 설계하였으며, 기존 구조와 비교하여 44.2%의 덧셈연산 감소효과를 나타내었다. 또한 제안된 구조를 Verilog HDL 코딩과 FPGA로 구현한 결과, 기존의 디블로킹 필터 구조와 비교하여 각각 19.5%와 19.4%의 게이트 카운트 감소 효과를 보였다. 따라서 제안된 디블로킹 필터 구조는 H.264용 encoder와 decoder SoC에 널리 사용될 수 있는 저전력 구조이다.

목차

요약
Abstract
Ⅰ. 서론
Ⅱ.제안된 디블로킹 필터 구조
Ⅲ. 실험 및 고찰
Ⅳ. 결론
참고문헌
저자소개

참고문헌 (4)

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