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논문 기본 정보

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저자정보
Chi-Hang Chan (University of Macau) Yan Zhu (University of Macau) U-Fat Chio (University of Macau) Sai-Weng Sin (University of Macau) Seng-Pan U (University of Macau) R.P.Martins (University of Macau)
저널정보
대한전자공학회 대한전자공학회 ISOCC ISOCC 2009 Conference
발행연도
2009.11
수록면
392 - 395 (4page)

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This paper presents a high resolution and wide range offset calibration technique for high resolution comparators. The proposed calibration technique significant reduces the calibration capacitance from conventional 2n binary-scaled capacitors array to a small voltage-controlled capacitor. Furthermore, it utilizes inherent system clock to perform calibration and does not require extra clock phase. After proposed calibration, simulation result shows an offset of conventional dynamic comparators being reduced from 35mV to 350μV (one sigma) operating at 1GHz in 65nm CMOS technology with only 20μW power in calibration.

목차

Abstract
I. INTRODUCTION
II. CALIBRATION SCHEME
III. CIRCUIT IMPLEMENTATION
IV. SIMULATION RESULTS
V. CONCULSION
ACKNOWLEDGMENT
REFERENCES

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