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논문 기본 정보
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- 학술대회자료
- 저자정보
- 저널정보
- 대한전자공학회 ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications ITC-CSCC : 2008
- 발행연도
- 2008.7
- 수록면
- 1,077 - 1,080 (4page)
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In this paper, we propose a method to manipulate offsets of comparator circuits. By selective FN stressing on MOS transistors, it alters MOS threshold voltages and the comparator offset resultantly. This method has numerous advantages over the conventional offset cancelling methods, not increasing circuit area, nor degrading operation timings, nor demanding the floating gate process. This method also can be utilized for a readonly memory cell by intentionally implanting positive or negative offsets, which is multiple times programmable with the standard CMOS process. We apply it to the latch-type comparator and show that the offset get adjusted to the desired value through experiments.
목차
Abstract
1. Introduction
2. VT Shift by FN Stress
3. Comparator Offsets
4. Offset Manipulation Method
5. Test Results
6. ROM Applications
7. Conclusions
References
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