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NAND-type SONOS with a separated double-gate FinFET structure (SDF-Fin SONOS) flash memory devices are proposed to reduce the unit cell size of the memory device and increase the memory density in comparison with conventional non volatile memory devices. The proposed memory device consists of a pair of control gates separated along the direction of the Fin width. There are two unique alternative technologies in this study. One is a channel doping method and the other is an oxide thickness variation method, which are used to operate the SDF-Fin SONOS memory device as two-bit. The fabrication processes and the device characteristics are simulated by using technology comuter-adided(TCAD). The simulation results indicate that the charge trap probability depends on the different channel doping concentration and the tunneling oxide thickness. The proposed SDG-Fin SONOS memory devices hold promise for potential application.
목차
Abstract
1. INTRODUCTION
2. PROPOSED STRUCTURES
3. DEVICE SIMULATION RESULTS AND DISCUSSION
4. CONCLUSION
REFERENCES
참고문헌 (14)
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1. [학술지(정기간행물)] - F. Hofmann / 2005 / NVM based on FinFET device structures / Solid-State Electron 49 : 1799 ~
2. [학술지(정기간행물)] - N.Gupta / 2007 / Threshold voltage modeling and gate oxide thickness effect on polycrystalline silicon thin-film transistors / Physica Scripta 76 : 628 ~
3. [학술대회논문] - B. G. Park / 2006 / Novel Device Structures for Charge Trap Flash Memories” IEEE Solid-State and Integrated Circuit Technology / ICSICT '06
4. [학술지(정기간행물)] - K. H. Kim / 2006 / Novel Structures for a 2-Bit per Cell of Nonvolatile Memory Using an Asymmetric Double Gate / IEICE Trans. Electron. E89-C
5. [학술지(정기간행물)] - J. Lee / 2002 / High-Performance 1-Gb NAND Flash Memory With 0.12-μm Technology / IEEE J. Solid-St. Circ. 37 : 1502 ~
2. [학술지(정기간행물)] - N.Gupta / 2007 / Threshold voltage modeling and gate oxide thickness effect on polycrystalline silicon thin-film transistors / Physica Scripta 76 : 628 ~
3. [학술대회논문] - B. G. Park / 2006 / Novel Device Structures for Charge Trap Flash Memories” IEEE Solid-State and Integrated Circuit Technology / ICSICT '06
4. [학술지(정기간행물)] - K. H. Kim / 2006 / Novel Structures for a 2-Bit per Cell of Nonvolatile Memory Using an Asymmetric Double Gate / IEICE Trans. Electron. E89-C
5. [학술지(정기간행물)] - J. Lee / 2002 / High-Performance 1-Gb NAND Flash Memory With 0.12-μm Technology / IEEE J. Solid-St. Circ. 37 : 1502 ~
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