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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2009.1
- 수록면
- 7 - 11 (5page)
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In this study, p-channel silicon-oxide-nitride-oxide-silicon(SONOS) transistors are fabricated and characterized as an unit cell for NAND flash memory. The SONOS transistors are fabricated by 0.13 ㎛ low power standard logic process technology. The thicknesses of gate insulators are 2.0 ㎚ for the tunnel oxide, 1.4 ㎚ for the nitride layer, and 4.9 ㎚ for the blocking oxide. The fabricated SONOS transistors show low programming voltage and fast erase speed. However, the retention and endurance of the devices show poor characteristics.
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H. T. Lue / 2005 / A novel p-channel NAND-type Flash memory with 2-bit/cell operation and high programming throughput (＞20 MB/sec) / IEDM Tech. Dig. : 341 ~
H. T. Lue / 2005 / Novel soft erase and re-fill methods for a P+-poly gate nitride-trapping non-volatile memory device with excellent endurance and retention properties / Proc. IRP
Ho-Myoung An / 2006 / Realization of Two-bit Operation by Bulk-biasedProgramming Technique in SONOS NOR Array withCommon Source Lines / Transactions on Electrical and Electro
J. D. Lee / 2002 / Effects of floating gate interferences on NAND flash memory cell operation / IEEE Electron Device Lett. 23 (5) : 264 ~
J. H. Park / 2004 / 8 Gb MLC(multi-level cell) NAND Flash Memory using 63 nm Process Technology / IEDM Tech. Dig. : 873 ~
H. T. Lue / 2005 / Novel soft erase and re-fill methods for a P+-poly gate nitride-trapping non-volatile memory device with excellent endurance and retention properties / Proc. IRP
Ho-Myoung An / 2006 / Realization of Two-bit Operation by Bulk-biasedProgramming Technique in SONOS NOR Array withCommon Source Lines / Transactions on Electrical and Electro
J. D. Lee / 2002 / Effects of floating gate interferences on NAND flash memory cell operation / IEEE Electron Device Lett. 23 (5) : 264 ~
J. H. Park / 2004 / 8 Gb MLC(multi-level cell) NAND Flash Memory using 63 nm Process Technology / IEDM Tech. Dig. : 873 ~
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