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전류모드 CMOS 다치 논리회로를 이용한 32×32-Bit Modified Booth 곱셈기 설계
전자공학회논문지-SD
2003 .12
Standard Basis를 기반으로 하는 유한체내 고속 GF(2m) 곱셈기 설계
대한전자공학회 학술대회
1999 .06
전자회로의 입력신호 제어용 곱셈연산기 개발
한국항행학회논문지
2018 .01
Implementation of High-speed multiplier Using Multi-Valued Logic circuit
ICEIC : International Conference on Electronics, Informations and Communications
1998 .08
Implementation of High-Speed Multiplier Using Multi-Valued Logic Circuit
ICEIC : International Conference on Electronics, Informations and Communications
1998 .01
LSB 우선 비트직렬 정규기저 곱셈기의 하드웨어 구현
한국정보기술학회논문지
2013 .01
System-On-Panel을 위한 다치 논리 곱셈기 설계
전자공학회논문지-SD
2007 .02
유한체 상에서의 효과적인 직렬 곱셈기의 설계
한국통신학회논문지
2002 .11
신경회로망을 이용한 5 * 5 비트 곱셈기와 12 * 12 비트 곱셈기 설계 ( Designed of 5 * 5 bit multiplier and 12 *12 bit multiplier using of Neural Network )
대한전자공학회 학술대회
1989 .07
저전력 설계를 위한 면적 절약형 곱셈기 구조에 관한 연구 ( A Hardware Reduced Multiplier for Low Power Design )
대한전자공학회 학술대회
1998 .11
저전력 설계를 위한 면적 절약형 곱셈기 구조에 관한 연구
대한전자공학회 학술대회
1998 .11
입력 데이터 분할을 이용한 저전력 부스 곱셈기 설계
한국통신학회논문지
2005 .11
고성능 마이크로프로세서 곱셈기 ( Multiplier ) 의 구조
대한전자공학회 기타 간행물
1998 .01
새로운 4-2 Compressor와 P Channel OR회로를 이용한 54X54-b 곱셈기의 설계 ( The Design of 54X54-b Multiplier using the New Type 4-2 Compressor and P channel OR Circuit )
대한전자공학회 학술대회
1997 .11
새로운 4-2 compressor와 P channel OR회로를 이용한 54×54-b 곱셈기의 설계
대한전자공학회 학술대회
1997 .11
삼항 기약다항식을 위한 효율적인 Shifted Polynomial Basis 비트-병렬 곱셈기
정보보호학회논문지
2009 .04
인접블록의 움직임벡터를 이용한 고속 움직임추정 방식
한국통신학회논문지
2005 .12
전류모드 CMOS 4치 논리회로를 이용한 고성능 곱셈기 설계
전기전자학회논문지
2005 .07
기약인 all-one 다항식에 의해 정의된 GF(2m)에서의 효율적인 비트-병렬 곱셈기
전자공학회논문지-TC
2006 .07
Low-Power Parallel Multiplier Using MOS Current Mode Logic Circuit
대한전자공학회 ISOCC
2007 .10
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