저전력 설계를 위한 면적 절약형 곱셈기 구조에 관한 연구 ( A Hardware Reduced Multiplier for Low Power Design )

이광현 ,  임종석

대한전자공학회 학술대회

1998 .11

저전력 비동기 곱셈기를 위한 배열 구조

박찬호 ,  최병수 ,  이동익

대한전자공학회 학술대회

2000 .06

Standard Basis를 기반으로 하는 유한체내 고속 GF(2^m) 곱셈기 설계

최성수 ,  이영규 ,  박민경 외 1명

대한전자공학회 학술대회

1999 .06

입력 데이터 분할을 이용한 저전력 부스 곱셈기 설계

박종수 ,  김진상 ,  조원경

한국통신학회논문지

2005 .11

LSB 우선 비트직렬 정규기저 곱셈기의 하드웨어 구현

조용석

한국정보기술학회논문지

2013 .01

Low-Swing 기술을 이용한 저 전력 병렬 곱셈기 설계

강장희 ,  김정범

대한전기학회 학술대회 논문집

2003 .11

Low-Swing 기술을 이용한 저 전력 병렬 곱셈기 설계

강장희 ,  김정범

대한전기학회 학술대회 논문집

2003 .11

전류모드 CMOS 다치 논리회로를 이용한 32×32-Bit Modified Booth 곱셈기 설계

이은실 ,  김정범

전자공학회논문지-SD

2003 .12

고성능 마이크로프로세서 곱셈기 ( Multiplier ) 의 구조

이용석

대한전자공학회 기타 간행물

1998 .01

유한체 상에서의 효과적인 직렬 곱셈기의 설계

권순학 ,  류희수

한국통신학회논문지

2002 .11

인접블록의 움직임벡터를 이용한 고속 움직임추정 방식

소현호 ,  김진상 ,  조원경 외 2명

한국통신학회논문지

2005 .12

저전력 회로를 이용한 12 bit 병렬곱셈기

金鎭貞 ,  鄭德鎭

전기학회논문지

1998 .12

신경회로망을 이용한 5 * 5 비트 곱셈기와 12 * 12 비트 곱셈기 설계 ( Designed of 5 * 5 bit multiplier and 12 *12 bit multiplier using of Neural Network )

김태훈 ,  정호선 ,  이우일

대한전자공학회 학술대회

1989 .07

기약 All One Polynomial을 이용한 유한체 GF(2^m)상의 시스톨릭 곱셈기 설계

권순학 ,  김창훈 ,  홍춘표

한국통신학회논문지

2004 .08

삼항 기약다항식을 위한 효율적인 Shifted Polynomial Basis 비트-병렬 곱셈기

장남수 ,  김창한 ,  홍석희 외 1명

정보보호학회논문지

2009 .04

System-On-Panel을 위한 다치 논리 곱셈기 설계

홍문표 ,  정주영

전자공학회논문지-SD

2007 .02

저전력 설계를 위한 절단된 Booth 곱셈기 구조 ( A Truncated Booth Multiplier Architecture for Low Power Design )

이광현 ,  임종석

전자공학회논문지-SD

2000 .09

저 전력 및 면적 효율적인 알고리즘 기반 고속 퓨리어 변환 프로세서

오정열 ,  임명섭

전자공학회논문지-SP

2005 .03

기약인 all-one 다항식에 의해 정의된 GF(2^m)에서의 효율적인 비트-병렬 곱셈기

장구영 ,  박선미 ,  홍도원

전자공학회논문지-TC

2006 .07

직병렬 곱셈기를 이용한 신경망의 하드웨어 구조에 관한 연구

이범엽 ,  정덕진

대한전자공학회 학술대회

1994 .11