개선된 조건 합 가산기를 이용한 54x54-bit 곱셈기의 설계 ( Design of a 54x54-bit Multiplier Based on a Improved Conditional Sum Adder )

이영철 ,  송민규

전자공학회논문지-SD

2000 .01

1bit 전가산기와 4bit 덧셈 연산기 74LS283에서의정 논리와 부 논리에 대한 분석

정동호 ,  정태상 ,  유준복

대한전기학회 학술대회 논문집

2000 .11

신경 회로망을 이용한 32-bit 부동 소수점 방식 가산기 설계

백승엽 ,  정호선

한국통신학회 학술대회논문집

1989 .11

A High-Speed 108-Bit Double Pass-Transistor Logic ( DPL ) Adder

Albe ,  to Palacios Pawlovsky ,  Makoto Hanawa 외 1명

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

1996 .01

정수 선형 프로그래밍을 이용한 혼합 가산기 구조의 최적 설계

이덕영 ,  이정근 ,  이정아 외 1명

정보과학회논문지 : 시스템 및 이론

2007 .08

Bootstrapped CMOS Differential Logic 기술을 채용한 Near-V_TH Supply에서 동작하는 64-Bit Adder 설계

오재혁 ,  정병화 ,  공배선

대한전자공학회 학술대회

2008 .06

SUM 선택신호 발생 방식을 이용한 64-bit 가산기의 설계 ( Sum-Selector Generation Algorithm based 64-bit Adder Design )

백우현 ,  김수원

전자공학회논문지-D

1998 .01

SUM 선택신호 발생 방식을 이용한 64-BIT 가산기의 설계 ( Sum-Selector Generation Algorithm Based 64-Bit Adder Design )

백우현 ,  서범수 ,  기훈재 외 2명

대한전자공학회 학술대회

1997 .07

SUM 선택신호 발생 방식을 이용한 64-bit 가산기의 설계

백우현 ,  서범수 ,  기훈재 외 2명

대한전자공학회 학술대회

1997 .06

연산시간/회로면적 설계 공간 탐색을 통한 혼합가산기 기반 디지털 회로 설계

나영남

한국통신학회논문지

2009 .10

고속 연산을 위한 64bit 가산기의 설계

오재환 ,  이영훈 ,  김상수 외 1명

대한전자공학회 학술대회

1998 .06

고속 연산을 위한 64bit 가산기의 설계 ( Design of high speed 64bit adder )

오재환 ,  이영훈 ,  김상수 외 1명

대한전자공학회 학술대회

1998 .07

고성능 가산기의 최적화 연구

허석원 ,  김문경 ,  이용주 외 1명

한국통신학회논문지

2004 .05

기호치환을 이용한 1-비트 광 가산기 구현 ( Implementation of Optical 1-bit Adder using Symbolic Substitution )

조웅호 ,  김수중

대한전자공학회 학술대회

1993 .01

1 - 비트 기호치환 가산기의 광학적인 구현 ( Optical Implementation for 1 - bit Symbolic Substitution Adder )

조웅호 ,  김수중

전자공학회논문지-A

1994 .08

Recovered Energy Logic의 Wired-OR 특성을 이용한 16비트 Adder 설계 ( A 16 bit Adder Using Recovered Energy Logic with Wired-OR Property )

김철우 ,  김수원

대한전자공학회 학술대회

1995 .11

Recovered Energy Logic의 Wired-OR 특성을 이용한 16비트 Adder 설계

김철우 ,  김수원

대한전자공학회 학술대회

1995 .12

혼합 가산기를 위한 부가산기의 순서와 비트 할당 연구

이병석 ,  이정근 ,  이정아

대한전자공학회 학술대회

2006 .11

A Design of High-Speed 1-Bit Full Adder Cell using 0.18 ㎛ CMOS Process

Young-Woon Kim ,  Hae-Jun Seo ,  Tae-Won Cho

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

2008 .07

고속동작 가능한 새로운 1-비트 전가산기 설계

김영운 ,  손위 ,  서해준 외 1명

대한전자공학회 학술대회

2007 .11