신경 회로망을 이용한 32-bit 부동 소수점 방식 가산기 설계

백승엽 ,  정호선

한국통신학회 학술대회논문집

1989 .11

저전압 / 고속 8-bit 곱셈기의 설계

기훈재 ,  백우현 ,  김수원

대한전자공학회 학술대회

1995 .12

저전압 / 고속 8-bit 곱셈기의 설계 ( A Design of High Speed 8-bit Multiplier for Low Voltage Application )

기훈재 ,  백우현 ,  김수원

대한전자공학회 학술대회

1995 .11

저전력 회로를 이용한 12 bit 병렬곱셈기

金鎭貞 ,  鄭德鎭

전기학회논문지

1998 .12

T-gate를 이용한 GF(2²)상의 가산기 및 승산기 설계

윤병희 ,  최영희 ,  김흥수

전기전자학회논문지

2003 .07

신경회로망을 이용한 5 * 5 비트 곱셈기와 12 * 12 비트 곱셈기 설계 ( Designed of 5 * 5 bit multiplier and 12 *12 bit multiplier using of Neural Network )

김태훈 ,  정호선 ,  이우일

대한전자공학회 학술대회

1989 .07

정수 선형 프로그래밍을 이용한 혼합 가산기 구조의 최적 설계

이덕영 ,  이정근 ,  이정아 외 1명

정보과학회논문지 : 시스템 및 이론

2007 .08

SUM 선택신호 발생 방식을 이용한 64-BIT 가산기의 설계 ( Sum-Selector Generation Algorithm Based 64-Bit Adder Design )

백우현 ,  서범수 ,  기훈재 외 2명

대한전자공학회 학술대회

1997 .07

SUM 선택신호 발생 방식을 이용한 64-bit 가산기의 설계 ( Sum-Selector Generation Algorithm based 64-bit Adder Design )

백우현 ,  김수원

전자공학회논문지-D

1998 .01

SUM 선택신호 발생 방식을 이용한 64-bit 가산기의 설계

백우현 ,  서범수 ,  기훈재 외 2명

대한전자공학회 학술대회

1997 .06

기호치환을 이용한 1-비트 광 가산기 구현 ( Implementation of Optical 1-bit Adder using Symbolic Substitution )

조웅호 ,  김수중

대한전자공학회 학술대회

1993 .01

신경 회로망 개념을 이용한 32-bit 부동소수점 곱셈기 설계

이상진 ,  정호선

한국통신학회 학술대회논문집

1989 .11

1bit 전가산기와 4bit 덧셈 연산기 74LS283에서의정 논리와 부 논리에 대한 분석

정동호 ,  정태상 ,  유준복

대한전기학회 학술대회 논문집

2000 .11

고속 연산을 위한 64bit 가산기의 설계

오재환 ,  이영훈 ,  김상수 외 1명

대한전자공학회 학술대회

1998 .06

고속 연산을 위한 64bit 가산기의 설계 ( Design of high speed 64bit adder )

오재환 ,  이영훈 ,  김상수 외 1명

대한전자공학회 학술대회

1998 .07

연산시간/회로면적 설계 공간 탐색을 통한 혼합가산기 기반 디지털 회로 설계

나영남

한국통신학회논문지

2009 .10

고성능 가산기의 최적화 연구

허석원 ,  김문경 ,  이용주 외 1명

한국통신학회논문지

2004 .05

유한체 상에서의 효과적인 직렬 곱셈기의 설계

권순학 ,  류희수

한국통신학회논문지

2002 .11

EEPL을 사용한 저 전력 108-bit 조건합 가산기의 설계

조기선 ,  송민규

대한전자공학회 학술대회

1999 .11

1 - 비트 기호치환 가산기의 광학적인 구현 ( Optical Implementation for 1 - bit Symbolic Substitution Adder )

조웅호 ,  김수중

전자공학회논문지-A

1994 .08