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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.3 No.3
- 발행연도
- 2003.9
- 수록면
- 153 - 166 (14page)
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목차
Abstract
I. INTRODUCTION
2. FAILURE MODELS
3. FAILURE ANALYSIS AND HEURISTIC DESIGN METHODOLOGY USING DESIGN SYMMETRY
4. FAILURE ANALYSIS METHODOLOGY AND ELECTROTHERMAL SIMULATION
5. FAILURE ANALYSIS METHODS AS A MEANS OF ESD DEVICE OPERATION VERIFICATION
6. FAILURE ANALYSIS AND ESD TESTING METHODOLOGY
7. FAILURE ANALYSIS AND SEMICONDUCTOR PROCESS INDUCED ESD DESIGN ASSYMETRY
8. FAILURE ANALYSIS METHODOLOGY TO EVALUATE INTER-POWER RAIL ELECTRICAL CONNECTIVITY
9. FAILURE ANALYSIS METHODOLOGY FOR EVALUATION OF ESD PARASITICS
10. FAILURE ANALYSIS METHODS AND ESD GROUND RULES
11. ESD FAILURE MECHANISMS, AND TECHNOLOGY EVOLUTION AND REVOLUTION
12. RADIO FREQUENCY (RF) DEVICES AND ESD
13. MASKS AND ESD
14. MAGNETIC RECORDING AND ESD
15. CONCLUSIONS
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