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저자정보
Sung-Yong Kim (Samsung Electronics) Xuefan Jin (Sungkyunkwan University) Jung-Hoon Chun (Sungkyunkwan University) Kee-Won Kwon (Sungkyunkwan University)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.16 No.4
발행연도
2016.8
수록면
387 - 394 (8page)

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This paper presents a fully digital delay locked loop (DLL) that can acquire lock in four clock cycles with a resolution of a 1/4 NAND-delay. The proposed DLL with a multi-dither-free phase detector acquires the initial lock in four clock cycles with 1/2 NAND-delay. Then, it utilizes a multi-dither-free phase detector, a region accumulator, and phase blenders, to improve the resolution to a 1/4 NAND-delay. The region accumulator which continuously steers the control registers and the phase blender, adaptively controls the tracking bandwidth depending on the amount of jitter, and effectively suppresses the dithering jitter. Fabricated in a 65 ㎚ CMOS process, the proposed DLL occupies 0.0432 ㎟, and consumes 3.7 ㎽ from a 1.2-V supply at 2 ㎓.

목차

Abstract
Ⅰ. INTRODUCTION
Ⅱ. ARCHITECTURE
Ⅲ. CIRCUIT IMPLEMENTATION
Ⅳ. MEASUREMENT RESULTS
Ⅴ. CONCLUSIONS
REFERENCES

참고문헌 (9)

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