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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.16 No.4
- 발행연도
- 2016.8
- 수록면
- 387 - 394 (8page)
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This paper presents a fully digital delay locked loop (DLL) that can acquire lock in four clock cycles with a resolution of a 1/4 NAND-delay. The proposed DLL with a multi-dither-free phase detector acquires the initial lock in four clock cycles with 1/2 NAND-delay. Then, it utilizes a multi-dither-free phase detector, a region accumulator, and phase blenders, to improve the resolution to a 1/4 NAND-delay. The region accumulator which continuously steers the control registers and the phase blender, adaptively controls the tracking bandwidth depending on the amount of jitter, and effectively suppresses the dithering jitter. Fabricated in a 65 ㎚ CMOS process, the proposed DLL occupies 0.0432 ㎟, and consumes 3.7 ㎽ from a 1.2-V supply at 2 ㎓.
목차
Abstract
Ⅰ. INTRODUCTION
Ⅱ. ARCHITECTURE
Ⅲ. CIRCUIT IMPLEMENTATION
Ⅳ. MEASUREMENT RESULTS
Ⅴ. CONCLUSIONS
REFERENCES
참고문헌 (9)
참고문헌 신청
[단행본] - R. Can / 2011 / Save Power and Improve Efficiency in Virtualized Environment of Data Center by Right Choice of Memory / Samsung Semiconductor & Microsoft
[학술지(정기간행물)] - M. Hossain / 2014 / A Fast Lock, Jitter Filtering All-Digital DLL Based Burst-Mode Memory Interface / IEEE J. Solid-State Circuits 49 (4)
[기타자료] - / 2007 / Calculating Memory System Power for DDR3 / Technical Note, Micron
[학술지(정기간행물)] - R.-J. Yang / 2007 / A 40-550 MHz Harmonic-Free All-Digital Delay-Locked Loop Using a Variable SAR Algorithm / IEEE J. Solid-State Circuits 42 (2)
[학술지(정기간행물)] - T. Saeki / 1999 / A Direct-Skew-Detect Synchronous Mirror Delay for Application-Specific Integrated Circuits / IEEE J. Solid-State Circuits 34 (3)
[학술지(정기간행물)] - M. Hossain / 2014 / A Fast Lock, Jitter Filtering All-Digital DLL Based Burst-Mode Memory Interface / IEEE J. Solid-State Circuits 49 (4)
[기타자료] - / 2007 / Calculating Memory System Power for DDR3 / Technical Note, Micron
[학술지(정기간행물)] - R.-J. Yang / 2007 / A 40-550 MHz Harmonic-Free All-Digital Delay-Locked Loop Using a Variable SAR Algorithm / IEEE J. Solid-State Circuits 42 (2)
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