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저자정보
황태호 (서강대학교) 김차동 (동부하이텍) 최희철 (Aptina Korea) 이승훈 (서강대학교)
저널정보
대한전자공학회 전자공학회논문지-SD 電子工學會論文誌 第47卷 SD編 第4號
발행연도
2010.4
수록면
62 - 68 (7page)

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본 논문에서는 주로 소면적 구현을 위하여 세그먼트 부분 정합 기법을 적용한 10비트 100MS/s DAC를 제안한다. 제안하는 DAC는 비교적 적은 수의 소자로도 요구되는 선형성을 유지하면서 고속으로 부하저항의 구동이 가능한 세그먼트 전류 구동방식 구조를 사용하였으며, 제안하는 세그먼트 부분 정합 기법을 적용하여 정합이 필요한 전류 셀들의 숫자와 크기를 줄였다. 또한, 전류 셀에는 작은 크기의 소자를 사용하면서도 높은 출력 임피던스를 얻을 수 있도록 이중-캐스코드 구조를 채용하였다. 시제품 DAC는 0.13㎛ CMOS 공정으로 제작되었으며, 유효 면적의 크기는 0.13㎟이다. 시제품 측정 결과, 3.3V의 전원전압과 1V<SUB>P-P</SUB>의 단일 출력 범위 조건에서 50Ω의 부하저항을 구동할 때 DNL 및 INL은 각각 -0.73LSB, -0.76LSB 수준이며, SFDR은 100MS/s의 동작 속도에서 최대 58.6㏈이다.

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 제안하는 10비트 100MS/s DAC 전체 구조
Ⅲ. 제안하는 DAC 주요 설계 기법
Ⅳ. 시제품 DAC 제작 및 성능 측정 결과
Ⅴ. 결론
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