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학술저널
저자정보
Kyungmin Lee (Ewha Womans University) Seung-Hoon Kim (Ewha Womans University) Sung Min Park (Ewha Womans University)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.17 No.4
발행연도
2017.8
수록면
552 - 560 (9page)
DOI
10.5573/JSTS.2017.17.4.552

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This paper presents a transceiver chipset realized in a 0.13-mm CMOS technology for serial digital interface of video data transmission, which compensates the electrical cable loss of 45 dB in maximum at 1.5 Gbps. For the purpose, the TX equips pre-emphasis in the main driver by utilizing a D-FF with clocks generated from a wide-range tuning PLL. In RX, two-stage continuous-time linear equalizers and a limiting amplifier are exploited as a front-end followed by a 1/8-rate CDR to retime the data with inherent 1:8 demultiplexing function. Measured results demonstrate data recovery from 270 Mbps to 1.5 Gbps. The TX consumes 104 mW from 1.2/3.3-V supplies and occupies the area of 1.485 mm², whereas the RX dissipate 133 mW from a 1.2-V supply and occupies the area of 1.44 mm².
#CMOS #digital interface #equalization #pre-emphasis #receiver #serial links #transmitter

목차

Abstract
I. INTRODUCTION
II. CIRCUIT DESCRIPTION
III. MEASURED RESULTS
IV. CONCLUSIONS
REFERENCES

참고문헌 (8)

참고문헌 신청
K. ?D. Hwang and L. ?S. Kim, “A 5 Gbps 1.6 mW/G bps/CH Adaptive Crosstalk Cancellation Scheme With Reference-less Digital Calibration and Switched Termination Resistors for Single- Ended Parallel Interface”, IEEE Tran. on Circ. and Sys. I, Vol. 61, No. 10, pp. 3016-3024, Oct. 2014. H. Higashi, et al, “5-6.4 Gbps 12 channel Transceiver with Pre-emphasis and Equalizer”, Technical Digest of IEEE Symp. on VLSI Circuits, pp. 130-133, Jun. 2004. S. ?W. Choi, H. ?B. Lee and H. ?J. Park, “A Three-Data Differential Signaling Over Four Conductors With Pre-Emphasis and Equalization: A CMOS Current Mode Implementation”, IEEE J. of Solid-State Circuits, Vol. 41, No. 3, pp. 633-641, Mar., 2006. S. Min, T. Copani, S. Kiaei and B. Bakkaloglu, “A 90-nm CMOS 5-GHz Ring-Oscillator PLL With Delay-Discriminator-Based Active Phase-Noise Cancellation”, IEEE J. of Solid-State Circuits, Vol. 48, No. 5, pp. 1151-1160, May 2013. D. Park and S. Cho, “A 14.2 mW 2.55-to-3 GHz Cascaded PLL With Reference Injection and 800 MHz Delta-Sigma Modulator in 0.13 mm CMOS”, IEEE J. of Solid-State Circuits, Vol. 47, No. 12, pp. 2989-2998, Dec. 2012.

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