메뉴 건너뛰기
.. 내서재 .. 알림
소속 기관/학교 인증
인증하면 논문, 학술자료 등을  무료로 열람할 수 있어요.
한국대학교, 누리자동차, 시립도서관 등 나의 기관을 확인해보세요
(국내 대학 90% 이상 구독 중)
로그인 회원가입 고객센터 ENG
주제분류
인문학
인문학 일반 역사학 철학 종교학 어문학 기타 인문학
사회과학
사회과학 일반 경영학 관광학 교육학 군사학 문헌정보학 법학 사회학 신문방송학 심리과학 정치외교학 지리학 행정학 경제학 무역학 인류학 기타 사회과학
자연과학
자연과학 일반 물리학 생물학 생활과학 수학·통계학 천문학 지구과학 화학 기타 자연과학
공학
공학 일반 건축공학 기계공학 산업공학 재료·에너지공학 전기전자공학 조선해양공학 화학공학 컴퓨터학 기타공학
의약학
의학 일반 간호학 수의학 약학 한의학 기초의학 임상의학 기타 의약학
농수해양학
농수해양학 일반 농학 수산학 식품과학 임학 축산학 해상운송학 기타 농수해양학
예술체육학
예술 일반 디자인 미술 미용 사진 음악학 의상 체육 공연매체예술 기타 예술체육학
복합학
학제간연구 과학기술학 뇌인지과학 기술정책 기타 복합학

ENG

추천
검색
질문

논문 기본 정보

자료유형
학술대회자료
저자정보
박민수 (성균관대학교) 전정훈 (성균관대학교)
저널정보
대한전자공학회 대한전자공학회 학술대회 2023년도 대한전자공학회 하계학술대회 논문집
발행연도
2023.6
수록면
741 - 744 (4page)

이용수

표지
📌
연구주제
📖
연구배경
🔬
연구방법
🏆
연구결과
AI에게 요청하기
추천
검색
질문

초록· 키워드

오류제보하기
In high-speed communication systems, the digital clock and data recovery (CDR) circuit plays a vital role in extracting clock and data information from serial data streams. As the need for higher data rates and enhanced signal integrity continues to grow, the design and implementation of efficient CDR circuits have become increasingly crucial. This paper presents the design and performance evaluation of a digital clock and data recovery (CDR) circuit utilizing the circuit modeling tool, XMODEL. The proposed CDR circuit is designed to operate within the range of 10Gbps to 20Gbps, enabling high-speed data transmission. The CDR bandwidth is configured at 10MHz, and it successfully achieves a jitter tolerance of around 0.4UI for high-frequency jitter.

목차

Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 구현
Ⅳ. 시뮬레이션 결과
Ⅳ. 결론
참고문헌

참고문헌 (0)

참고문헌 신청
참고문헌이 DBpia에서 서비스 중이라면, [참고문헌 신청]을 통해 등록해보세요

함께 읽어보면 좋을 논문

논문 유사도에 따라 DBpia 가 추천하는 논문입니다. 함께 보면 좋을 연관 논문을 확인해보세요!

이 논문의 저자 정보

이 논문과 함께 이용한 논문

Adaptive DFE Equalizer 의 모델링
고대현 ,  정덕균 대한전자공학회 학술대회 2017 .06
100Mb/s~3Gb/s 전디지털 클록 데이터 복원회로 설계
고귀한 ,  정기상 ,  김강직 외 1명 대한전자공학회 학술대회 2012 .11

최근 본 자료

전체보기

댓글(0)

0