Multiple Leading Zero Pattern Scheme for Non-volatile Memories

Ju Hee Choi; Jong Wook Kwak

doi:10.5573/JSTS.2018.18.2.246

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자료유형: 학술저널

저자정보: Ju Hee Choi (Seoul National University) Jong Wook Kwak (Yeungnam University)

저널정보: 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.18 No.2

발행연도: 2018.4

수록면: 246 - 254 (9page)

DOI: 10.5573/JSTS.2018.18.2.246

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Non-volatile memories (NVMs) spend a significant energy to write data. To overcome the drawback of NVMs, researchers have proposed schemes to eliminate the unnecessary write operations by read-before-write scheme and they have achieved reducing the number of write operations. However, the importance of energy consumption of read operations is overlooked in their works, even though read access to NVM is also an important factor of the total power dissipation. To reduce the number of read operations of NVM, we propose a multiple leading zero pattern (MLZP) scheme by employing small tables which track and store the bit patterns
frequently used. If another level of cache requires the data which the pattern table contains, the data is forwarded to the requestor from the pattern table instead of access to last-level cache (LLC). Since the size of pattern table is much smaller than that of the LLC, the total energy consumption for accesses to LLC is decreased. The simulation results show that 30.4% and 34.1% reduction in the total energy consumption are achieved compared to the previous works with STT-RAM and PCM, respectively.

#Spin transfer torque RAM (STT-RAM) #Phase change memory (PCM) #non-volatile memory (NVM) #energy saving technique

참고문헌 (12)

참고문헌 신청

C. S. Hwang and C. Y. Yoo. “Atomic layer deposition for semiconductors,” Springer, 2014. S. Raoux, et al, “Phase-change random access memory: A scalable technology,” IBM Journal of Research and Development, Vol. 52, No. 4, pp. 465-479, Jul., 2008. S. Rodriguez and B. Jacob. “Energy/power breakdown of pipelined nanometer caches,” In Proceedings of the International Symposium on Low Power Electronics and Design, pp. 25-30, Oct., 2006. Y. Joo, D. Niu, X. Dong, G. Sun, N. Chang, and Y. Xie, “Energy-and endurance-aware design of phase change memory caches,” In Proceedings of the Conference on Design, Automation and Test in Europe, pp. 136-141, Apr., 2010. S. Wang, J. Hu, and S. G. Ziavras, “On the characterization and optimization of on-chip cache reliability against soft errors,” IEEE Transactions on Computers, vol. 58, no. 9, pp. 1171-1184, Sept., 2009.

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Ju Hee Choi

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