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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2018.12
- 수록면
- 1,218 - 1,221 (4page)
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본 논문은 두 배의 rail-to-rail 입력 전압 범위를 갖는 저-전력 0.6-V 10-bit 200-kS/s successive approximation register(SAR) analog-to-digital converter(ADC)를 제안한다. 제안된 near-threshold voltage(NTV)의 전원 전압을 갖는 회로는, 본질적인 입력 신호 전력 부족을 두 배의 rail-to-rail 입력 전압 범위를 구현함으로써 극복하였다. 이 회로는 일반적인 NTV회로에 비해 4배의 입력 신호 전력을 갖게 되고, 그로써 SAR ADC의 신호 대 잡음비(signal-to-noise ratio, SNR)를 개선했다. 제안된 ADC는 65-㎚ CMOS 공정을 이용하여 제작되었다. 0.6-V 전원 전압과 2.4-V<SUB>pp</SUB>(차동쌍)의 입력 전압, 200-kS/s에서 ADC의 SNDR은 59.87 ㏈이며 전력 소모는 364.5-㎻이다. ADC 코어가 차지하는 면적은 84 × 100㎛²이다.
목차
Abstract
요약
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 모의실험
Ⅳ. 결론
References
참고문헌 (3)
참고문헌 신청
[학술지(정기간행물)] - Jin-Yi Lin / 2015 / A 0.3 V 10-bit 1.17 f SAR ADC With Merge and Split Switching in 90 nm CMOS / IEEE Transactions on Circuits and Systems I: Regular Papers 62 (1) : 70 ~ 79
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[학술지(정기간행물)] - H. Eltoukhy / 2006 / A 0.18-$muhbox m$ CMOS Bioluminescence Detection Lab-on-Chip / IEEE Journal of Solid-State Circuits 41 (3) : 651 ~ 662
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[학술지(정기간행물)] - H. Eltoukhy / 2006 / A 0.18-
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