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논문 기본 정보

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저자정보
변재혁 (서강대학교) 김원강 (서강대학교) 박준상 (서강대학교) 이승훈 (서강대학교)
저널정보
대한전자공학회 전자공학회논문지 전자공학회논문지 제53권 제7호 (통권 제464호)
발행연도
2016.7
수록면
17 - 26 (10page)

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이 논문의 연구 히스토리 (2)

2016

소자 부정합에 덜 민감한 12비트 60MS/s 0.18um CMOS Flash-SAR ADC
변재혁 ,  김원강 ,  박준상 외 1명 전자공학회논문지 2016.07 학술저널
A mismatch-Insensitive 12b 60MS/s 0.18um CMOS flash-SAR ADC
변재혁 전자공학과, 2016.01 학위논문

초록· 키워드

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본 논문에서는 무선 통신 시스템 및 휴대용 비디오 처리 시스템과 같은 다양한 시스템 반도체 응용을 위한 12비트 60MS/s 0.18um CMOS Flash-SAR ADC를 제안한다. 제안하는 Flash-SAR ADC는 고속으로 동작하는 flash ADC의 장점을 이용하여 우선 상위 4비트를 결정한 후, 적은 전력 소모를 갖는 SAR ADC의 장점을 이용하여 하위 9비트를 결정함으로써 해상도가 증가함에 따라 동작 속도가 제한이 되는 전형적인 SAR ADC의 문제를 줄였다. 제안하는 ADC는 전형적인 Flash-SAR ADC에서 고속 동작 시 제한이 되는 입력 단 트랙-앤-홀드 회로를 사용하지 않는 대신 SAR ADC의 C-R DAC를 단일 샘플링-네트워크로 사용하여 입력 샘플링 부정합 문제를 제거하였다. 한편, flash ADC에는 인터폴레이션 기법을 적용하여 사용되는 프리앰프의 수를 절반 수준으로 줄이는 동시에 SAR 동작 시 flash ADC에서 불필요하게 소모되는 전력을 최소화하기 위해 스위치 기반의 바이어스 전력 최소화 기법을 적용하였다. 또한 고속 동작을 위해 SAR 논리회로는 TSPC 기반의 D 플립플롭으로 구성하여 범용 D 플립플롭 대비 논리회로 게이트 지연시간을 55% 감소시킴과 동시에 사용되는 트랜지스터의 수를 절반 수준으로 줄였다. 시제품 ADC는 0.18um CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 1.33LSB, 1.90LSB이며, 60MS/s 동작 속도에서 동적성능은 최대 58.27dB의 SNDR 및 69.29dB의 SFDR 성능을 보인다. 시제품 ADC의 칩 면적은 0.54mm2이며, 1.8V 전원전압에서 5.4mW의 전력을 소모한다.
#입력 샘플링 부정합 #단일 샘플링 #Flash #SAR #ADC

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 제안하는 Flash-SAR ADC
Ⅲ. 제안하는 ADC의 세부 회로설계
Ⅳ. 시제품 ADC 제작 및 성능 측정
Ⅴ. 결론
REFERENCES

참고문헌 (26)

참고문헌 신청
[학술대회논문] - Xiaoke Wen / 2012 / A 12b 60MS/s SHA-Less Opamp-Sharing Pipeline A/D with Switch-Embedded Dual Input OTAs / Proc. IEEE ISCAS : 802 ~ 805 google schola [학술지(정기간행물)] - Chun C. Lee / 2011 / A SAR-Assisted Two-Stage Pipeline ADC / IEEE J. Solid-State Circuits 46 (4) : 859 ~ 869 google schola [학술지(정기간행물)] - K. H. Lee / 2011 / A 12b 50 MS/s 21.6 mW 0.18 μm CMOS ADC maximally sharing capacitors and op-amps / IEEE Trans. Circuits Syst. I 58 (9) : 2127 ~ 2136 google schola [학술대회논문] - C. C. Lee / 2010 / A 12b 50MS/s 3.5mW SAR Assisted 2-stage Pipeline ADC / Symp. VLSI Circuits Dig. Tech. Papers : 239 ~ 240 google schola [학술대회논문] - M. Yoshioka / 2010 / A 10b 50MS/s 820uW SAR ADC with on-chip digital calibration / ISSCC Dig. Tech. Papers : 384 ~ 385 google schola

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