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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.19 No.4
- 발행연도
- 2019.8
- 수록면
- 388 - 395 (8page)
- DOI
- 10.5573/JSTS.2019.19.4.388
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In this paper, I/O timing margins are experimentally measured by DQS groups, for a DDR4 RDIMM with 2133 Mbps data rate, to study the margin effects of the special combination and sequence of random and fault-based deterministic data patterns. The most effective 94 data patterns are newly developed after experimentally investigating three test patterns factors, which consist of test algorithms, address directions, and data patterns; the most influential factor was data patterns, which resulted in the average margin reduction of 15.2%. The maximum of 11.8% margin was reduced by the proposed 94 patterns (in comparison to 28-bit PRBS pattern), which was from both selected PRBS and fault-based deterministic data patterns.
목차
Abstract
Ⅰ. INTRODUCTION
Ⅱ. PMBIST MARGIN TEST
Ⅲ. TEST PATTERN FACTORS
Ⅳ. TIMING MARGINS ACCORDING TO TEST PATTERN FACTORS
Ⅴ. FURTHER ANALYSIS OF THE EFFECT OF DATA PATTERNS ON TIMING MARGINS
Ⅵ. CONCLUSION
REFERENCES
참고문헌 (14)
참고문헌 신청
B. Keeth, R.J. Baker, B. Johnson, F. Lin, DRAM Circuit Design: Fundamental and High-Speed Topics, 2nd ed., Wiley-IEEE Press, 2007.
B. Jacob, S.W Ng, D.T. Wang, Memory Systems: Cache, DRAM, Disk, 1st ed., Morgan Kaufmann, 2007.
C. Kim, H.-W. Lee, J. Song, Memory Interfaces: Past, Present, and Future, IEEE Solid-State Circuits Magazine, 8 (2) (2016), 23-34.
J. Vollrath, J. Schwizer, M. Gnat, R. Schneider, B. Johnson, DDR2 DRAM output timing optimization, 2006 IEEE International Workshop on Memory Technology, Design, and Testing (MTDT’06), 2006, pp. 49-54.
A. Lingambudi, S. Vijay, W.D. Becker, P. Raghavendra, S. Sethuraman, S. Pullelli, Improve timing margins on multi-rank DDR3 RDIMM using read-on die termination sequencing, 2016 IEEE Annual India Conference (INDICON), 2016, pp. 1-4.
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