A Cache Replacement Policy for Improving the Performance of Last Level Cache in Processors

이상정; 조영일

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자료유형: 학술저널

저자정보: 이상정 조영일

저널정보: 한국지식정보기술학회 한국지식정보기술학회 논문지 한국지식정보기술학회 논문지 제10권 제2호

발행연도: 2015.1

수록면: 145 - 152 (8page)

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Reduction in cache miss rates continues to be an important issue in processor design, especially at the last level cache(LLC). The Least Recently Used(LRU) replacement policy has been widely adapted in processors for the past decades. The LRU replacement policy represents the cache blocks in a set as LRU stack. So, it only use the recency information. And it is expensive to implement in hardware. Also in some workload, it raises the thrashing, i.e., blocks with high reuse evicting each other from the cache. We propose an new replacement policy to solve problems of LRU replacement policy. In the proposed policy, a incoming block is inserted at the bottom of the set. To exploit the frequency information, a hit block exchanges its position with its adjacent block above in the set. A victim block can be chosen from bottom. Selecting the bottom block as the victim makes the proposed policy to protect the cache from polluting by less frequently used blocks. It also proposes to divide the blocks in a cache set into groups to resolve the thrashing. The victim block is selected alternately from each group. The proposed policy reduces the average MPKI(Miss Per Kilo Instructions) of the baseline 1MB 16-way LLC cache using LRU replacement policy by 12.9%. It reduces the storage requirement by 47% compared to LRU replacement policy.

#Replacement policies #LRU #Recency #Frequency #Thrashing #Last level cache #Victims

참고문헌 (12)

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D. A. Jimenez / 2013 / Insertion and promotion for tree-based pseudoLRU last-level caches / MICRO-13 : 284 ~ 296

D. Burger / 1997 / The simplescalar tool set

D. Lee / 2001 / LRFU : A Spectrum of Policies that Subsumes LRU and LFU Policies / IEEE Trans. on Computer 50 (12) : 1352 ~ 1361

H. Dybdahl / 2006 / An LRU-based replacement algorithm augmented with frequency of access in shared chip-multiprocessor caches / MEDEA-06 : 45 ~ 52

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