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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2019.10
- 수록면
- 32 - 37 (6page)
- DOI
- 10.5573/ieie.2019.56.10.32
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본 논문에서는 기존의 아날로그 증폭기를 사용한 입력/출력 오프셋 저장 비교기가 아닌 다이나믹 증폭기를 사용하여 저전력 고효율의 특성을 갖는 오프셋 보정 비교기에 대한 연구를 소개한다. 다이나믹 증폭기를 사용한 오프셋 보정 비교기는 디지털 오프셋 보정 기법과 달리 사전 캘리브레이션이 필요 없으며, 기존 아날로그 오프셋 보정보다 전력을 적게 사용하는 장점이 있다. 28 ㎚ CMOS 공정을 이용하여 다이나믹 증폭기를 이용한 오프셋 보정 비교기를 설계하였고, 제안하는 회로의 오프셋 표준편차는 σ = 10.6 [㎷] 인 반면 기존 비교기 회로의 오프셋 표준편차는 σ = 15.1[㎷]로 면적과 전력 효율 측면에서 모두 우수함을 몬테-카를로 시뮬레이션을 통하여 확인하였다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 아날로그 오프셋 보정 방법
Ⅲ. 다이나믹 증폭기를 이용한 오프셋 보정 비교기
Ⅳ. 회로 설계시 고려사항과 비교기 시간 지연 모델링
Ⅴ. 수치 실험 결과 및 고찰
Ⅵ. 결론
REFERENCE
참고문헌 (6)
참고문헌 신청
L.Kull / 2013 / A 3.1 mW 8b 1.2 GS/s single-channel asynchronous SAR ADC with alternate comparators for enhanced speed in 32 nm digital SOI CMOS / IEEE J. Solid-State Circuits 48(12):3049~3058
L. Kull / 2017 / A 10b 1.5GS/s pipelined-SAR ADC with background secondstage commonmode regulation and offset calibration in 14nm CMOS FinFET / ISSCC Dig. Tech. Papers :474~475
M. Miyahara / 2008 / A low-noise self-calibrating dynamic comparat-or for high-speed ADCs / Proc. IEEE Asian Solid-State Circuits Conf. :269~272
H. J. Jeon / 2011 / Offset Voltage Analysis of Dynamic Latched Comparator / Proc. of 54th International Midwest Symposium on Circuits and Systems (MWSCAS) :1~4
Shaolong Li / 2018 / Analysis and Background Self-Calibration of Comparator Offset in Loop-Unrolled SAR ADCs / IEEE Transactions on Circuits and Systems 65(2)
L. Kull / 2017 / A 10b 1.5GS/s pipelined-SAR ADC with background secondstage commonmode regulation and offset calibration in 14nm CMOS FinFET / ISSCC Dig. Tech. Papers :474~475
M. Miyahara / 2008 / A low-noise self-calibrating dynamic comparat-or for high-speed ADCs / Proc. IEEE Asian Solid-State Circuits Conf. :269~272
H. J. Jeon / 2011 / Offset Voltage Analysis of Dynamic Latched Comparator / Proc. of 54th International Midwest Symposium on Circuits and Systems (MWSCAS) :1~4
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